本文详细介绍了芯片设计的全过程，从总体规划、架构/算法设计、RTL代码编写、仿真验证、工艺选择、综合与功耗分析、形式验证到自动布局布线。强调了每个阶段的关键任务和工具，如MATLAB原型验证、Synopsys DesignCompiler和PrimeTime的使用，以及形式验证的重要性。整个流程涉及数字和模拟芯片设计的不同方面，最终通过DRC、LVS验证后进行tapeout。
芯片设计流程
本文转自：http://www.eetop.cn/blog/html/30/1638430-2316722.html
一、总体规划。
随着集成电路设计规模的不断扩大，出现了很多成熟的常用设计模块，也被成为IP核，现在芯片正向设计，不再是完全从0开始，都是基于某些成熟的IP核，并在此基础之上进行芯片功能的添加。真正从0开始设计的芯片，不是没有，而是成本太高，企业无法承担，而且也并没有必要从0开始设计。例如现在的ARM芯片开发，那些大公司基本上是获取ARM公司的授权，得到ARM芯片的IP核，并根据细分市场的需求进行有针对性的开发。这是数字芯片的情况，模拟芯片的情况也是类似的，当然我们并不能小看别人的原创能力，以为就是随随便便在别人的基础上小修小补就可以设计出令人满意的芯片，还有很多东西依然是需要丰富的经验和知识的。芯片正向设计依然是从市场未来需求着手，从开发成本和预期收益来衡量是否进行芯片的开发的。明确市场未来需求之后，就将这些需求转化为芯片的各项重要参数指标，然后进行任务划分，模拟设计师负责模拟，数字设计师负责数字。个人对于模拟部分不太熟，所以就略过。重点总结数字设计部分，当然这部分也不是很熟，因为没有真正做过。
二、架构/算法。
现在数字电路在芯片中占有极大的比重，数字逻辑也变得越来越复杂，所以必须从架构和算法上进行考虑。个人所略知的关于芯片架构的是，架构可以分为三种大的方向：1，数据流；2，控制流，3，总线流。数据流：数据从输入到输出是一条直线，并没有折回的数据，这是纯数据处理的一种架构，这种芯片功能应该是比较单一。2，控制流，这是基于状态机或者CPU形式的一种架构设计。简单点的芯片就采用状态机就够了，复杂的就必须采用CPU作为控制内核了，比如单片机就是以CPU为控制内核，外加RAM,ROM所形成的一类控制类芯片。3，总线流，这是基于总线的芯片设计架构，最熟悉的就是SOC类芯片，总线上连接着一个或多个CPU,RAM,ROM，I2C，UART等等之类的各种组件。由这些组件的不同排列组合，形成满足各种不同需求的芯片，例如不同的ARM类芯片。
算法，我所略知的是通信类的，例如，FIR,FFT,小波变换，三角函数变换等等，当然还有视频音频类的算法，对与这方面的内容就没有接触过了。总的来说，这类算法都是以数据处理为主要目的的，所以这些算法都要求有较强的数学功底。做算法开发，主要工具为 MATLAB，都是先在MATLAB上做原型开发验证，再转化为RTL级的代码。
结合架构和算法，将芯片的总体结构搭建出来，为后续的工作做好了准备。
三、RTL代码。
当算法工程师把芯片架构设计好，各种算法在MATLAB上通过了验证，以及其他必要条件的考量之后，便将工作交接给ASIC工程师去做RTL代码的翻译工作，就是将MATLAB上的算法翻译成RTL。这一步单纯从翻译的角度只需要一个文本编辑器就可以了。然而，还有后续的仿真验证工作，这部分的内容并不轻松。有时候根据公司的不同，根据项目的工作量大小，算法工程师与ASIC工程师在工作内容上是有交叉的，他们也承担将MATLAB转换为RTL的工作。RTL设计的时候也会考虑DFT（Design For Test 可测性设计）的问题，会在RTL代码中加入测试链，这个我就不太熟了。
四、仿真验证。
这一步的工作比较关键，可以说是设计部分的第一个分水岭。仿真验证，视不同的公司，不同的项目，复杂度有非常大的不同。简单的，只要写一个较为完善的testbench验证完RTL代码的功能就行了；复杂的，将会在RTL验证环境下进行详细的验证，甚至可能用得到各种验证方法学UVM,VMM,OVM等等，这种复杂验证所用的语言一般采用 SystemVerilog。验证软件可以采用cadence公司的 NC_VERILOG，或者synopsys公司的 VCS。此外，某些芯片还会采用FPGA，进行硬件在线仿真。这样能够获取关于芯片的更为详细的信息。但不管如何，无论是个人还是公司，都应该有对于仿真验证工作的一套完整和完善的流程方案。
五、工艺选择。
正向设计在一开始的整体规划中就要考虑工艺的问题，这涉及到有关工艺的相关知识，有些工艺就是特别为某种类型的芯片而开发的。所以一旦是要开发某种有对应工艺的芯片，则直接采用即可，但往往工艺的选择会特别耗时间，会有各种参数的考量，例如工艺生产周期，工艺的成品率，工艺生产时间的安排等等各方面的考究。这部分，需要花费特别多的时间。工艺由芯片制造厂提供，前提是必须和芯片制造厂有合作关系。
六、综合、时序&功耗分析。
这一步是在RTL仿真验证完之后进行，当然还有一个前提，制造工艺必须选定，否则，如果中途换了工艺，这部分的工作还得重新来做，这样将会消耗特别多的时间。这部分的工作主要用到synopsys公司的工具 Design Complier（综合）、Prime Time（时序和功耗）。这两个工具的使用比较复杂，使用说明参考百度文库相关资料。总体来说，这两个工具都是约束驱动型软件，软件在使用时都是靠约束文件来进行驱动的。所以工作的主要内容除了软件的使用外最重要的就在于如何编写约束文件。一般而言，约束主要有面积约束，扇入扇出约束，时序约束等约束条件。如果RTL代码不满足约束，则必须根据具体情况修改约束条件或者是修改RTL代码。约束条件是用 TCL脚本语言来写。综合和时序分析会生成基于所采用的工艺的电路网表，这个网表将是下一步自动布局布线所用到的主文件。
主要工作内容：1、准备好选定的工艺库文件（综合网表文件、时序文件库）；2、根据设计要求编写TCL约束脚本；3，操作软件，生成约束报告；4，分析约束报告，修改或调整不合理的约束或者修改RTL代码（RTL代码不会轻易修改，这要求在RTL设计时就要考虑这些约束要求，以便于能够通过约束分析）。
七、 形式验证。
综合出来的网表正确与否如何判定呢？这需要用到形式验证技术，该技术与RTL的仿真不同，它是从数理逻辑出发，来对比两个网表在逻辑上的等效性。如果等效，则综合的网表就是符合要求的。用到的工具为synopsys 公司的 Formality 形式验证工具。其实，形式验证是在每一次芯片的逻辑电路转换为另一种表达形式的时候都需要做的工作。具体来说，在综合生成网表后做一次，主要对比的文件为RTL仿真之后的文件和综合之后的网表，在布局布线之后还需要做一次，主要对比文件为综合之后的网表与布局布线之后的网表。主要工作内容：1、准备好待比较的两份文件及各种工艺技术库文件；2、用TCL脚本编写脚本程序，设置其中一份文件为比较标准，其中一份为待比较文件；3、运行Formality，分析生成的比较报告；4、根据报告做出相应的调整与修改。详细过程参考：http://wenku.baidu.com/link?url=tJHCqbSVaq-nbLfWJEPZCGK4yuPWOC7bVs6SQ0fvuS89CsqR00Yjc3_axvympjCRHJRLq-EVJPmh21I12oVz_FZaEECMFy433MhJZfgkdWa
八、自动布局布线。
这个步骤严重依赖于软件和经验，目前常用的软件为 Cadence Encounter不同版本的自动布局布线软件名字可能不一样。Synopsys公司也有对应的自动布局布线的软件 ASTRO，最新版本为ICC套件。软件的使用同样可以在网上找到相关资料，这里就不细说了。主要工作内容：1、准备好工艺文件（时序文件库 数字版图库）；2，准备好综合之后的电路网表文件及约束文件；3，根据设计要求，设置好版图面积等相关参数，4，进行自动布局布线，检查时序和功耗，如果不满足要求，则再次修改相关参数，直到符合设计要求为止。自动布局布线需要注意的是：数字信号一定要关注好关键路径的延时问题，这一点曾经是数字设计的关键问题。现在，据说，时序已经不再是芯片设计的主要难题了，主要难题已经转移到了功耗上，在设计的每一个阶段都要考虑功耗的问题。
模拟部分似乎是没有数字部分那么多的工具需要使用，但模拟部分的电路设计最考究的还是工程师们的设计经验，而这些经验都是要靠时间才能堆出来的。模拟电路的每一个模块都需要很多的时间去验证，比说一个高性能的放大器，一个与工艺和电压无关的带隙基准等等。模拟的版图只能是一个一个管子的画，没有自动布局布线的必要，因为模拟电路的管子也不会很多。
剩下的工作就是合并整体的版图，并进行DRC、LVS的各种验证，通过之后就可以tapeout。之后再制定测试规范，这与反向设计的剩余步骤是一样的。另外，有时候版图还需要做 ECO( Engineering Change Order)工程修改命令, 是指在原有的设计 的基础上如果要作一些改动，可不必从头再来，可以在原来的布局上通过 eco 步骤快捷地 完成设计。
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