Latch-up

Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。

1. 原理

Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。

Latch-up发生的条件：

(i)当两个BJT都导通，在VDD和GND之间产生低阻抗通路;

(ii) 两个晶体管反馈回路（feedback loop）增益的乘积大于1;

PNP为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的电流增益 可达数百倍；

QNPN是一侧面式的NPN BJT，基极为P substrate，基极到集电极(collector)的电流增益 可达数十倍；

Rwell是nwell的寄生电阻，其值可以到20KOhm；Rsub是substrate电阻，其值从数百到几欧姆。

QPNP和QNPN形成npnp结构，构成可控硅（Silicon-controlled rectifier: SCR）电路。

当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。

当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，此时BJT的发射结正偏，电流反馈到另一个BJT，最终的反馈回路引起的电流需要乘以增益beta1*beta2 ，此时为SCR的触发。从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。

 2. 产生机制和抑制方法

产生机制

(i)输入或输出电压（I/O的信号）高于VDD电压，芯片产生大电流，导致latch-up;

(ii)ESD静电加压，可能会从保护电路中引入少量带电载流子到Well或sub中，导致latch-up;

抑制方法

多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。使用多子保护环可以降低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。

少子GuardRing ： 制作在N阱中的N+ Ring环绕NMOS并接VDD; P+ Ring环绕PMOS并接GND。 使用少子保护环可以减少因为少子注入到well或sub引发的闩锁。

减小正反馈环路的增益。减小寄生晶体管的放大倍数和Rw/Rs阻值都可以有效降低环路增益。增加well和sub掺杂浓度以降低Rwell和Rsub， 例如，使用逆向掺杂阱。使NMOS和PMOS保持足够的间距来降低引发SCR的可能。Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell和Rsub的阻值。 

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