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RSS订阅原创 system verilog语言总结
system verilog是用于验证的语言，是构建UVM库 的基础语言，UVM 是用于验证的方法学。system verilog结合了来自verilog、VHDL、C++的概念，还有验证平台语言和断言语言。system verilog 是将硬件描述语言与现代高级验证语言结合起来，对于进行当今高度复杂设计验证具有相当大的吸引力。
2025-08-28 13:31:24
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原创 简易交通信号灯
编写一个简单的交通灯控制程序： 1.输入接口：clk，rst_n 2.输出接口：light，0：绿灯，1：黄灯，2：红灯 3.使用parameter控制各种颜色的灯的持续时间 4.使用状态机控制灯的颜色变化。
2025-07-19 16:37:34
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原创 有限状态机实现110序列的检测
同步状态机是一种时序逻辑电路，电路状态变化由统一的时钟信号触发，在时钟信号的上升沿或下降沿时刻，状态按照设计好的规则改变。简单来说，就是大家都听一个指令行动。同步状态机可以设计复杂的时序逻辑电路。同步状态机分为摩尔型和米里型这两种状态。摩尔型状态机的输出只取决于当前状态，米里型状态机不仅和当前状态有关，还和输入信号有关。如图所示的状态图，接下来用Verilog代码来实现这个状态机。
2025-07-15 14:33:24
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原创 新手学IC之verilog语法小结
模块的端口是模块的输入和输出口名，也就是说它与别的模块联系端口被的标识，在模块被引用时，在引用的模块中，有些信号要输入到被引用的模块中，有些信号需要从被引用的模块中取出来。module模块名（端口信号1，端口信号2，端口信号3，......）;
2025-07-12 00:12:46
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原创 新手学IC之使用Makefile实现VCS仿真和verdi调用
makefile是一种用于自动化构建和编译软件项目的工具，它通过一些列规则来定义项目中文件之间的依赖关系，让编译过程变得简单高效。
2025-06-22 09:45:59
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原创 新手学IC之Linux常用命令操作
目前主流的IC设计公司都用Linux操作系统。Linux是一个多用户多任务的操作系统，适合项目工作，同时具有开放性、可移植性等特点。
2025-06-20 18:13:41
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空空如也
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