2025/3/19学习日志

verilog问题：

一个奇怪的现象：HDLBits Dff8ar - 桜風の狐 - 博客园

一个不奇怪的现象：

 第一个图：

第二个图:

大胆去连线

 

module top_module (
    input clk,
    input in, 
    output out);
    wire t1,t2;
    assign t1 = out; // 这里
    assign t2=t1^in;
    always @(posedge clk) begin 
        out <= t2;
    end

endmodule