【FPGA】Modelsim和Vivado的使用_vivado modelsim

+ 存放Modelsim仿真的文件等。

• Rtl：存放工程中所有模块的Verilog源码（RTL代码）。
• Prj：Vivado工程文件夹。

二、Modelsim的使用

较为简单，暂略，之后有时间再补充。比较难的部分在于TCL命令的使用，可以查阅一些简单的指令，例如run。

三、Vivado的使用

3.1 建立工程

1. 工程的名字一般和顶层模块的名称保持一致，将工程文件的位置确定为Prj文件夹后取消勾选Create project subdirectory。
2. 选择RTL Project。
3. 添加RTL源文件（Verilog代码）。
4. 添加约束文件（可以在工程内手动添加）。
5. 选择FPGA芯片型号（达芬奇为xc7a35tfgg484-2）。

3.2 分析 RTL ANALYSIS

点击Open Elaborated Design对代码进行RTL分析。在右上角的菜单中可以原则不同的分析视图：

• Default Layout：打开默认布局（代码的逻辑原理图）。
• I/O Planning：IO管脚约束，打开之后可以在下面的IO Ports窗口约束管脚及对应的电平标准。按快捷键Ctrl+s保存后会弹出一个窗口，要求建立管脚约束的.xdc文件。.xdc文件的文件名一般和顶层模块名（工程名）保持一致。.xdc文件也可以自己编写，利用相关资料直接在该文件中写约束管脚的代码实现的效果是一模一样的。
• Floorplanning

分配完IO管脚约束之后就可以点击生成比特流文件了，点击后自动完成综合（Synthesis）和执行（Implementation）操作。

3.2.1 .xdc约束（Constraints）文件的产生

.xdc约束文件可以由上面的方法产生，也可以在Source窗口直接点击鼠标右键产生。