FPGA 基础语法揭秘

智芯创联

已于 2025-04-22 04:43:57 修改

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分类专栏： FPGA快速入门，代码+注解文章标签： fpga开发

于 2025-01-26 19:23:41 首次发布

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在数字电路的广阔天地里，FPGA（现场可编程门阵列）宛如一颗璀璨的明星，占据着举足轻重的地位。它凭借着强大的可编程特性，为工程师们提供了实现各种复杂数字逻辑的无限可能，在通信、计算机、工业控制、航空航天等众多领域大显身手。无论是 5G 通信基站中高速信号的处理，还是航空航天设备里对可靠性和高性能的严苛要求，FPGA 都能凭借其独特优势，完美胜任。

要想在 FPGA 的世界里自由驰骋，熟练掌握其基础语法和代码分析能力是必不可少的 “基本功”。这就好比武侠小说中的武林高手，若没有扎实的内功根基，再精妙的武功招式也难以发挥出威力。基础语法是我们与 FPGA 交流的 “语言”，通过它，我们能够将脑海中的设计思路转化为具体的硬件实现；而代码分析则是我们调试和优化设计的 “利器”，帮助我们发现并解决代码中潜在的问题，让设计更加稳定高效。接下来，就让我们一同揭开 FPGA 基础语法的神秘面纱，探寻其中的奥秘。

一、基本语法要素

模块结构

在 FPGA 设计中，模块是构建电路的基本单元，就像是搭建积木时的一个个组件。每个模块都有其特定的功能，通过将多个模块合理组合，就能实现复杂的数字系统。

模块的基本组成包括输入输出端口定义和内部逻辑功能描述。以一个简单的加法器模块为例，其代码结构如下：

module adder (
    input wire [7:0] a,    // 输入端口a，8位宽
    input wire [7:0] b,    // 输入端口b，8位宽
    output wire [7:0] sum  // 输出端口sum，8位宽
);
   assign sum = a + b;    // 内部逻辑，实现加法功能
endmodule

在这个例子中，adder是模块名，input wire和output wire分别定义了输入和输出端口，[7:0]表示端口的位宽为 8 位。assign语句用于描述内部逻辑功能，这里实现了两个 8 位数据的加法运算。

信号类型

wire 型：wire 型信号就像是电路中的物理连线，用于连接不同的模块或器件，在组合逻辑中发挥着重要作用。它的特点是没有记忆功能，其值由驱动它的元件实时决定。如果没有驱动元件连接到 wire 型变量，其缺省值为高阻态z。例如：

wire [3:0] data_bus;    // 定义一个4位的wire型信号data_bus

reg 型：reg 型信号可在always块中赋值，常用于时序逻辑。它具有记忆功能，能够保存上一次赋值的结果，直到下一次被重新赋值。需要注意的是，reg 型信号不一定对应实际的寄存器硬件，它可能被综合成触发器或硬件连线，具体取决于代码的逻辑和综合工具的处理。例如：

reg [15:0] counter;    // 定义一个16位的reg型信号counter
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        counter <= 16'b0;    // 复位时，计数器清零
    else
        counter <= counter + 1;    // 时钟上升沿，计数器加1
end

数据类型

常用数据类型：

integer（整型）：用于表示整数，在 FPGA 设计中，常用于循环控制、计数器等场景。它占用 32 位的存储空间，是有符号数。例如：

integer i;
for (i = 0; i < 10; i = i + 1) begin
    // 循环体
end

parameter（参数型）：参数型数据本质上是常量，常用于定义一些固定的参数，如数据位宽、状态机的状态编码等。使用参数型数据可以提高代码的可读性和可维护性，并且在模块实例化时可以通过参数传递来改变其值。例如：

parameter DATA_WIDTH = 8;    // 定义数据位宽为8
reg [DATA_WIDTH - 1:0] data;    // 使用参数定义数据信号的位宽

常量与变量：

常量：在 Verilog 中，常量可以用数字、参数或表达式来表示。数字常量可以用二进制（b）、八进制（o）、十进制（d）、十六进制（h）等进制表示。例如：4'b1010表示 4 位二进制数 1010；8'hFF表示 8 位十六进制数 FF。
变量：变量分为寄存器型（reg）和线网型（wire）等。寄存器型变量可以在always块或initial块中被赋值，并且能够保存赋值结果；线网型变量则用于连接模块间的物理连线，其值由驱动元件决定。

运算符

算术运算符：包括加（+）、减（-）、乘（*）、除（/）、取模（%）等。在使用这些运算符时，需要注意数据的位宽和符号。例如：

reg [7:0] a, b;
reg [15:0] result;
assign result = a * b;    // 实现两个8位数据的乘法运算，结果为16位

逻辑运算符：逻辑与（&&）、逻辑或（||）、逻辑非（!）等。逻辑运算符用于对布尔值进行操作，其结果为逻辑值0（假）或1（真）。例如：

reg condition1, condition2;
reg flag;
assign flag = condition1 && condition2;    // 当condition1和condition2都为真时，flag为真

关系运算符：大于（>）、小于（<）、大于等于（>=）、小于等于（<=）、等于（==）、不等于（!=）等。关系运算符用于比较两个操作数的大小或相等关系，其结果为逻辑值。例如：

reg [3:0] num1, num2;
reg compare_result;
assign compare_result = num1 > num2;    // 比较num1和num2的大小，若num1大于num2，compare_result为真

位运算符：按位与（&）、按位或（|）、按位异或（^）、按位取反（~）等。位运算符对操作数的每一位进行操作，常用于处理二进制数据。例如：

reg [3:0] a, b;
reg [3:0] result;
assign result = a & b;    // 对a和b进行按位与操作

赋值语句

阻塞赋值：阻塞赋值使用=符号，其执行特点是顺序执行。在一条阻塞赋值语句执行期间，会阻塞其他语句的执行，直到该语句执行完毕。例如：

always @(*) begin
    a = b;    // 先执行a = b
    c = a + 1;    // 再执行c = a + 1，此时a的值已经是b的值
end

非阻塞赋值：非阻塞赋值使用<=符号，可与其他语句并行执行。在always块中，非阻塞赋值语句的赋值操作会在块结束时同时进行，常用于时序逻辑。例如：

always @(posedge clk) begin
    a <= b;    // 在时钟上升沿，a和b的赋值操作同时进行
    c <= a + 1;    // 这里的a仍然是上一个时钟周期的值
end

条件语句

if - else 语句：if - else 语句用于实现条件判断，其语法结构如下：

if (condition) begin
    // 当condition为真时执行的语句
end else begin
    // 当condition为假时执行的语句
end

例如，实现一个简单的三态门：

reg [7:0] data_out;
reg enable;
reg [7:0] data_in;
always @(*) begin
    if (enable)
        data_out = data_in;    // 使能信号有效时，输出输入数据
    else
        data_out = 8'bz;    // 使能信号无效时，输出高阻态
end

case 语句：case 语句适用于多条件分支的情况，其语法结构如下：

case (expression)
    value1: begin
        // 当expression等于value1时执行的语句
    end
    value2: begin
        // 当expression等于value2时执行的语句
    end
    // 可以有多个分支
    default: begin
        // 当expression不等于任何一个value时执行的语句
    end
endcase

例如，实现一个简单的 4 选 1 数据选择器：

reg [1:0] sel;
reg [7:0] data0, data1, data2, data3;
reg [7:0] data_out;
always @(*) begin
    case (sel)
        2'b00: data_out = data0;
        2'b01: data_out = data1;
        2'b10: data_out = data2;
        2'b11: data_out = data3;
        default: data_out = 8'b0;
    endcase
end

循环语句

forever 语句：forever 语句用于实现无限循环，需要在initial块中使用。由于其会一直循环下去，所以在使用时需要特别小心，避免出现死循环导致系统无法正常运行。例如:

initial begin
    forever begin
        // 循环体
        #10;    // 延时10个时间单位
    end
end

epeat 语句：repeat 语句用于重复执行一段代码，循环次数由表达式决定。例如：

reg [3:0] counter;
initial begin
    repeat (10) begin
        counter = counter + 1;    // 计数器加1
        #5;    // 延时5个时间单位
    end
end

while 语句：while 语句根据条件判断是否循环，当条件为真时，执行循环体；当条件为假时，退出循环。例如：

reg [3:0] i;
initial begin
    i = 0;
    while (i < 10) begin
        // 循环体
        i = i + 1;    // i加1
        #2;    // 延时2个时间单位
    end
end

for 语句：for 语句的语法结构为for (initial_assignment; condition; step_assignment)，常用于循环控制。例如：

reg [3:0] sum;
initial begin
    sum = 0;
    for (reg [3:0] i = 0; i < 10; i = i + 1) begin
        sum = sum + i;    // 计算0到9的累加和
    end
end

二、代码示例分析

简单逻辑电路代码

与门电路代码：

module and_gate (
    input wire a,    // 输入信号a
    input wire b,    // 输入信号b
    output wire out  // 输出信号out
);
    assign out = a & b;    // 实现与门逻辑，当a和b都为高电平时，out为高电平
endmodule

在这段代码中，通过assign语句实现了与门的逻辑功能。assign语句用于连续赋值，适用于组合逻辑电路。这里将输入信号a和b进行按位与操作（&运算符），并将结果赋值给输出信号out。只有当a和b同时为高电平（逻辑 1）时，out才为高电平，否则为低电平。这种逻辑关系与我们日常生活中的 “并且” 关系类似，只有两个条件都满足时，结果才成立。

或门电路代码：

module or_gate (
    input wire a,    // 输入信号a
    input wire b,    // 输入信号b
    output wire out  // 输出信号out
);
    assign out = a | b;    // 实现或门逻辑，当a或b为高电平时，out为高电平
endmodule

此代码通过assign语句和按位或运算符（|）实现了或门的功能。只要输入信号a或b中有一个为高电平，输出信号out就为高电平；只有当a和b都为低电平时，out才为低电平。这就好比我们选择出行方式，坐地铁或者坐公交都能到达目的地，只要满足其中一个条件即可。

时序逻辑电路代码

D 触发器代码：

module d_ff (
    input wire clk,    // 时钟信号
    input wire rst_n,  // 复位信号，低电平有效
    input wire d,      // 数据输入
    output reg q       // 数据输出
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            q <= 0;    // 复位信号有效时，输出清零
        else
            q <= d;    // 时钟上升沿，将输入数据d赋值给输出q
    end
endmodule

D 触发器是一种重要的时序逻辑器件，用于存储 1 位二进制数据。在这段代码中，使用always块来描述时序逻辑。always块的敏感信号列表为posedge clk or negedge rst_n，表示在时钟信号clk的上升沿或者复位信号rst_n的下降沿触发。当rst_n为低电平时，即复位信号有效，输出q被清零；当rst_n为高电平时，在时钟上升沿，输入数据d被赋值给输出q，实现了数据的存储和传输。就像一个小盒子，在时钟的控制下，把输入的数据保存起来，并在需要的时候输出。

计数器代码：

module counter (
    input wire clk,    // 时钟信号
    input wire rst_n,  // 复位信号，低电平有效
    output reg [3:0] count  // 4位计数器输出
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            count <= 4'b0000;    // 复位信号有效时，计数器清零
        else
            count <= count + 1;    // 时钟上升沿，计数器加1
    end
endmodule

该计数器模块通过always块实现了一个简单的 4 位二进制计数器功能。在时钟信号clk的上升沿或者复位信号rst_n的下降沿，always块被触发。当rst_n为低电平时，计数器count被清零；当rst_n为高电平时，在每个时钟上升沿，计数器count的值增加 1。就像一个跑步比赛的记圈器，每跑一圈，计数器就增加 1，记录着跑步的圈数。随着时钟的不断跳动，计数器的值从 0 开始逐步递增，当计数值达到 15（4'b1111）后，下一个时钟上升沿会使计数值溢出并重新回到 0，开始新的一轮计数。

复杂功能模块代码

状态机代码：以一个简单的序列检测状态机为例，检测输入序列 “101”：

module sequence_detector (
    input wire clk,    // 时钟信号
    input wire rst_n,  // 复位信号，低电平有效
    input wire in,     // 输入信号
    output reg match   // 匹配输出信号，检测到序列时为高电平
);
    parameter IDLE = 0;
    parameter S1 = 1;
    parameter S2 = 2;
    parameter S3 = 3;
    reg [1:0] current_state, next_state;
    // 状态转移逻辑
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            current_state <= IDLE;
        else
            current_state <= next_state;
    end
    // 下一个状态和输出逻辑
    always @(*) begin
        next_state = current_state;
        match = 0;
        case (current_state)
            IDLE: begin
                if (in)
                    next_state = S1;
            end
            S1: begin
                if (!in)
                    next_state = S2;
                else
                    next_state = S1;
            end
            S2: begin
                if (in)
                    next_state = S3;
                else
                    next_state = IDLE;
            end
            S3: begin
                match = 1;
                if (!in)
                    next_state = S2;
                else
                    next_state = S1;
            end
        endcase
    end
endmodule

状态机的设计思路是将电路的工作过程划分为不同的状态，根据输入信号和当前状态来决定下一个状态以及输出。在这个序列检测状态机中，定义了四个状态：IDLE（空闲状态）、S1、S2和S3。在IDLE状态下，如果输入in为 1，则转移到S1状态；在S1状态下，如果输入in为 0，则转移到S2状态，若仍为 1 则保持在S1状态；在S2状态下，如果输入in为 1，则转移到S3状态，若为 0 则回到IDLE状态；在S3状态下，表明检测到了 “101” 序列，match输出为 1，然后根据输入in的值决定下一个状态。这就像我们在玩猜数字游戏，根据每次猜测的结果（输入），不断调整自己的猜测策略（状态转移），直到猜对为止（检测到目标序列）。

数据处理模块代码：假设有一个简单的数据处理模块，实现对输入数据的累加和求平均值功能：

module data_processing (
    input wire clk,        // 时钟信号
    input wire rst_n,      // 复位信号，低电平有效
    input wire [7:0] data, // 8位输入数据
    input wire valid,      // 数据有效信号
    output reg [15:0] sum, // 累加和输出，16位
    output reg [7:0] avg   // 平均值输出，8位
);
    reg [3:0] count; // 数据计数，用于计算平均值
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            sum <= 16'b0;
            avg <= 8'b0;
            count <= 4'b0;
        end else if (valid) begin
            sum <= sum + data;
            count <= count + 1;
            avg <= sum / count;
        end
    end
endmodule

这个数据处理模块的功能是对输入的有效数据进行累加，并计算当前输入数据的平均值。在时钟信号clk的上升沿或者复位信号rst_n的下降沿，always块被触发。当rst_n为低电平时，模块进行复位操作，将累加和sum、平均值avg以及数据计数count清零；当rst_n为高电平且数据有效信号valid为 1 时，将输入数据data累加到sum中，数据计数count加 1，并重新计算平均值avg。整个数据处理流程通过always块中的条件判断和赋值语句实现，体现了对输入数据的逐步处理和结果输出。例如，在统计班级学生成绩时，每输入一个学生的成绩（输入数据），就将其累加到总分中（累加和），同时计算当前已输入成绩的平均分（平均值），方便了解班级整体的学习情况。

三、代码分析

从端口入手

端口是模块与外界交互的接口，就像是一座房子的门窗，通过它们，模块接收输入信号，并输出处理后的结果。在分析代码时，首先查看端口定义，明确每个端口的名称、方向（输入input、输出output或双向inout）以及位宽。这有助于我们了解模块需要哪些外部信号作为输入，以及会产生哪些信号输出给其他模块。例如，在一个串口通信模块中，可能会有rx（接收数据输入）、tx（发送数据输出）、clk（时钟信号输入）、rst_n（复位信号输入，低电平有效）等端口。通过对这些端口的分析，我们可以初步判断该模块与外部设备的通信方式以及基本的工作条件。

关注时序逻辑

时序逻辑是 FPGA 设计的核心之一，它决定了电路在不同时刻的状态和行为。在分析代码时，要特别关注时钟信号和复位信号。时钟信号就像电路的 “心跳”，它的频率和边沿触发方式决定了电路中各种操作的节奏。常见的时钟信号有单时钟、多时钟等。例如，在一个基于单时钟的计数器模块中，时钟信号的上升沿或下降沿会触发计数器的计数操作。

复位信号则用于将电路初始化到一个已知的状态，确保系统在启动或出现异常时能够正常工作。复位方式可分为同步复位和异步复位。同步复位在时钟信号的有效边沿检测到复位信号才执行复位操作，它的优点是有利于仿真和时序分析，能有效滤除高频复位毛刺；缺点是复位信号的有效时长必须大于时钟周期，且可能会耗费更多的逻辑资源。而异步复位则不受时钟信号的约束，只要复位信号有效，就会立即对系统进行复位，其优点是设计简单，可实时复位，能节省资源；但缺点是复位信号容易受到毛刺的影响，在复位撤离时可能会导致触发器输出变为亚稳态，从而使电路的复位状态丢失。在实际分析代码时，需要根据具体的复位方式和逻辑，理解电路在复位前后的状态变化以及对整个系统功能的影响。

模块化分析

当面对复杂的 FPGA 代码时，将其按功能模块划分是一种有效的分析方法。每个模块都有其独立的功能，就像一个大型工厂中的各个车间，各自负责不同的生产环节。通过将复杂代码分解为多个小模块，我们可以逐个分析每个模块的功能，降低分析的难度。例如，在一个数字图像处理系统中，可能包含图像采集模块、图像预处理模块、图像识别模块等。我们可以先深入研究图像采集模块是如何获取图像数据的，再分析图像预处理模块对采集到的数据进行了哪些处理操作，如滤波、增强等，最后探讨图像识别模块是如何基于预处理后的数据实现图像识别功能的。在分析每个模块时，要注意模块之间的接口和数据传输方式，以及它们是如何协同工作以实现整个系统功能的。这种模块化分析方法不仅有助于我们理解代码的整体结构和功能，还便于在后续的设计优化和维护中，快速定位和修改特定模块的代码。

结合硬件原理图

硬件原理图是 FPGA 设计的重要依据，它直观地展示了电路中各个硬件组件之间的连接关系和电气特性。在分析代码时，结合硬件原理图可以帮助我们更好地理解代码与硬件之间的对应关系。例如，通过原理图，我们可以看到哪些信号连接到了 FPGA 的哪些引脚，以及这些引脚在硬件电路中的作用。同时，硬件原理图还能让我们了解到外部设备与 FPGA 之间的接口电路，如电平转换电路、驱动电路等。这对于理解代码中对这些接口信号的处理逻辑非常有帮助。比如，在一个基于 FPGA 的电机控制系统中，通过硬件原理图，我们可以看到电机驱动芯片与 FPGA 之间的连接方式，以及控制信号的流向。这有助于我们在分析代码时，理解如何通过 FPGA 输出合适的控制信号来驱动电机的运转，以及如何读取电机的反馈信号进行闭环控制。总之，结合硬件原理图分析代码，能够使我们从硬件和软件两个层面全面理解 FPGA 设计，提高分析的准确性和效率。

总结回顾

通过对 FPGA 基础语法和代码分析的深入探讨，我们了解到 FPGA 作为一种灵活且强大的数字电路平台，其基础语法涵盖了模块结构、信号类型、数据类型、运算符、赋值语句、条件语句和循环语句等多个关键要素。这些语法要素是构建 FPGA 设计的基石，它们相互配合，使得我们能够将抽象的数字逻辑设计转化为具体的硬件实现。

在代码分析方面，从端口入手可以让我们快速了解模块与外部世界的交互方式；关注时序逻辑则有助于我们把握电路在时间维度上的行为，确保系统的稳定性和正确性；模块化分析方法能够将复杂的代码分解为易于理解的小模块，降低分析难度；而结合硬件原理图进行分析，则可以帮助我们建立代码与硬件之间的紧密联系，从多个角度深入理解 FPGA 设计的本质。

对于广大 FPGA 学习者和爱好者来说，学习 FPGA 基础语法和代码分析不仅是掌握一门技术，更是开启数字电路设计大门的钥匙。它能够让我们在通信、计算机、工业控制、航空航天等众多领域中发挥创造力，实现各种创新的设计构想。希望大家在今后的学习和实践中，能够不断深入探索 FPGA 的奥秘，将所学知识运用到实际项目中，通过不断地实践和积累经验，提升自己的 FPGA 编程能力，创造出更多优秀的数字电路设计作品。

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