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RSS订阅原创 FPGA--如何写testbench
设计一个位宽为16位、深度为65536的伪双端RAM，然后观察RAM的波形验证RAM的时序。实验内容编写一个Testbench，对RAM模块进行全面的仿真测试。根据RAM的时序图，对RAM进行写入、读取、错误检测的波形进行查看，确保RAM模块的行为符合预期。写入测试：向RAM中连续写入地址和数据，地址和数据一一对应。读取测试：从RAM中连续读取数据，并与预期值进行比较。错误检测：在读取过程中，检查读取的数据是否与写入的数据一致，若不一致则设置错误标志。
2025-02-24 10:44:17
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原创 ZYNQ--IP核RAM
在右边窗口 Search 位置输入 ram，在 Memories & Storage Elements 下可以看到有3个和ram相关的IP创建，从 Distributed Memory Generator 生成的 RAM Core 占用的资源是 LUT（查找表，查找表本质就是一个小的 RAM）；如图，在WEA这个使能信号为高电平的时候（说明DINA的数据可以写入RAM），DOUTA里的直接输出的是输入RAM的DIN的数据，在不为高电平时，RAM里数据不变。
2025-02-14 16:05:36
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原创 ZYNQ SOC I2C与EEPROM原理
ZYNQ PS 侧 I2C 控制器系统框图1.3通信原理通信过程2.EEPROM 芯片2.1EEPROM 芯片器件地址2.2EEPROM的页读写操作3.总结。
2024-12-23 01:24:35
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原创 ZYNQ--7000系列的特点
(ARM 处理器部分占用的芯片资源不是 FPGA 通用逻辑和存储器资源，是独立的，只要搭建完后，需要将设计重置后才可以使用已使用的资源)EMIO：PS通过PL（可编程逻辑部分）来连接外部设备，虽然EMIO属于PS，但是要通过PL才能输出信号，所以用的时候需要设置管脚。上图为ZYNQ的架构图，整个蓝色部分为ZYNQ中的PS部分，绿色部分为ZYNQ中的PL部分，其中PS部分有两个重要部分组成一个部分为红色区域的外设拓展接口（如：uart，iic，spi等），另一个部分为黄色区域的APU（应用处理单）；
2024-11-10 22:01:54
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原创 ila的使用
发现有报错的地方点击more info(报错的原因一般是系统无法自动定义该信号的时钟，可以手动添加clock Domain)，在这里，针对每组待观察信号，时钟域可以有不同的选择(可以自己手动调整想要的时钟域)。IP Location 设置 IP 的存放路径入口，点击出现如下图所示窗口，在窗口 里可以通过点击“…右下角的Name是你的信号名，Operator是比较符号，Value是你输入的数据(这个数据是什么取决于你的项目的某个信号的改变或达到某个数值导致其他信号的变化来决定),Port是那个探针。
2024-11-02 14:09:06
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空空如也
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