Verilog
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手擒流星雨
这个作者很懒，什么都没留下…
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Verilog——always语句的书写规范
这个专栏会专门讲一些Verilog的知识，后续会慢慢更新，欢迎关注Verilog专栏。原创 2024-10-17 16:06:35 · 497 阅读 · 0 评论 -
Verilog——宏定义与使用
这个专栏会专门讲一些Verilog的知识，后续会慢慢更新，欢迎关注Verilog专栏`define 宏名 值或代码片段假如你将宏定义在了专门的一个文件，名为define.v那么你可以这样来引用该文件//这里写相对路径。原创 2024-10-16 14:36:11 · 675 阅读 · 0 评论 -
Verilog——参数化定义
简单明了地教你如何使用Verilog的参数化定义原创 2024-10-16 14:30:19 · 518 阅读 · 0 评论 -
Verilog——建模方式和特点
建模类型及特点数据流建模（assign语句）据流建模侧重于描述信号之间的关系和数据的流动路径，而不关心具体的硬件结构。主要使用assign语句来描述信号的赋值和逻辑运算。通常用于组合逻辑电路的描述。结构化建模（调用模块）结构化建模描述了硬件电路的层次结构，通过实例化基本模块（如门电路）来搭建更复杂的电路。这种建模方式类似于使用元器件搭建电路图。适合描述层次化设计和组合复杂模块。行为级建模（always语句块）行为级建模描述了电路的功能行为，而不是具体的硬件实现。使用alway原创 2024-10-15 14:04:58 · 233 阅读 · 0 评论