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简化了 SV 实例之间的 AXI 连接，并支持为所有 AMD IP 和 BD 自动创建和管理包装器。AMD在2025年11月20日在官网上传了Vivado 2025.2版本，版本的主要亮点如下。支持使用模块引用在顶层块设计 (BD) 中添加 RTL 和 NoC XPM。

c)全新寻址 GUI，用于自动对 Versal Prime 系列第二代和 Versal AI Edge 系列第二代器件的等效地址空间进行分组。a)全新 AXI 交换机 IP：基于 RTL 的完全可自定义 IP，充当接口类型和宽度等各不相同的多个 AXI 主/从端点之间的互连。a)校准偏斜校正：启用校准偏斜补偿的选项，可最大限度地降低 Versal SSIT 器件的局部和全局偏斜。c)Versal Prime 系列第二代和 Versal AI Edge 系列第二代器件的默认流程。

​在FPGA设计中，除了常用的时序约束，位置约束外，还有一类属性约束，可以对设计特定场景，特定单元做一些特殊的处理。Vivado支持丰富的属性设置，相关的属性及功能可参见用户手册<<Vivado Design Suite Properties Reference Guide>> (UG912)2.1 网表资源和Device资源。

在进行FPGA设计开发时根据是否想直接使用Vivado套件工具还是想更快速的创建管理设计，可分为Project模式和Non-Project模式，本文主要介绍Vivado进行FPGA设计的主要流程。二、Project模式和Non-Project模式2.1 Project模式作用：Vivado会自动管理设计源文件，约束文件，IP数据，综合与实现运行结果以及报告文件，通过Flow Navigator栏可以指定运行的流程。

点击Edit Timing Constraints，进入设置界面，左侧中显示可设置的约束类型，默认是选择Create Clock，点击红框中的“+”号，进入添加界面。在timing constraints中显示了可设置的约束，左侧点击要设置的约束类型，右侧序号2位置处自动显示该类约束，此时再点击3，自动进入创建约束的窗口中。​Constraints Wizard流程下将会以引导式的方式帮助用户设置约束，以综合后的设置为例，在Flow Navigator窗口中，进入。

上节说到修改I/O Ports中Package Pin列的值可设置约束，下面有一种更简单的方法，鼠标左键选中需要约束port，按住左键可将port直接拖入Package中，对于放置在不可约束的位置时，会有禁止的图标（带斜杠的圆圈）出现，也会出现提示语不能放置。设置I/O约束，有3中界面操作方式，I/O port表格中设置，port拖入Package中设置，port拖入Device中设置，三种方式都可以实现I/O port的位置约束，在设定位置约束后，其他属性的约束就只能在I/O port界面设置。

物理约束包括I/O位置约束，网表单元约束，布局约束，布线约束，约束的内容是保存在XDC(Xilinx Design Constraints)文件或Tcl脚本中，在打开工程时被加载进入工程中，载入工程后也可以对约束进行修改。布线约束主要是对net的布线资源进行控制，效果和Vivado工具直接布线相同。在device中对ff_s1_reg和ff_s2_reg进行位置约束后，在右侧的layers->nets中可知无布线约束的net为unrouted net，显示深红色，ff_s1在device中为图中的斜线。

在一个设计中，有时因定位或其他原因需要去查看综合后的电路图或是布局布线后的电路逻辑连接，此时需要用Schematic视图功能。通过Schematic，有时在综合后的结果就能知道设计是否合理，而无需运行到布局布线，对于大型工程可以节省很多时间。注，本文示例的版本为Vivado v2019.1。