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转载 fpga里小数乘法怎么搞?

原文链接：http://blog.sina.com.cn/s/blog_be7040250101kcgn.htmlfpga里小数乘法怎么搞? (2013-03-27 13:52:13)转载▼经常有人问, fpga里小数乘法怎么搞?如果你乐意, 按照IEEE754标准做"浮点"型运算的ip当然最好(虽然面积上不太好).不过,

2017-04-26 11:54:47 2518

转载光耦的参数的理解

光耦是否可以近似看做成一个带隔离功能的三级管呢？槽型光耦也被工程技术人员称作槽型光电开关或者对射式光电开关，也是以光为媒体，由发光体与受光体间的光路遮挡或由反射光的光亮变化为信号，检测物体的位置、有无等的装置。槽型光耦也是由一个红外线发射管与一个红外线接收管组合而成。它与接近开关同样是无接触式的，受检测体的制约少，且检测距离长，应用广泛。1 引言光耦作为一个隔离器件已经

2016-10-07 15:48:08 3196

原创 xilinx usb jtag 驱动安装

安装完ise软件后，自动安装了驱动包，在文件夹-----D:\xilinx_ise147\14.7\ISE_DS\ISE\bin 中包含了驱动，自动搜索即可完成驱动安装

2015-08-03 22:20:42 12561

转载 verilog调试--- $test$plusargs和$value$plusargs的用法

VERILOG的参数可以用define和parameter的方式定义，这种方法要求我们在编译前将变量必须定义好，编译完成之后再也不能修改；然而，有时候我们在进行仿真时，需要从外部传递参数，这个要求怎么满足呢？我们来看下 $test$plusargs和$value$plusargs的功能，首先来看一个简单的例子：`timescale 1ns/1

2015-06-10 22:22:35 4044

转载 modelsim10.0C编译ISE14.7的xilinx库(xilinx ip核)

modelsim10.0C编译ISE14.7的xilinx库(xilinx ip核)1.打开D:\Xilinx\14.7\ISE_DS\ISE\bin\nt64\compxlibgui.exe，nt64表示系统是64位，如果是32位，换成nt，然后按照界面所示一步一步执行,2.修改modelsim.ini，将其属性修改为可写，然后将(注意第一步中我只将verilog

2015-06-04 23:12:12 5173

转载 modelsim No objects found matching '/t/*' Xilinx IP核

1 No objects found matching '/t/*用Modelsim软件进行RTL仿真时，出现No objects found matching '/t/*'，网上找了很多答案，都没解决问题。终于老天不弃，让我在接近崩溃时看到希望。应该是优化的问题，把# vsim work.test 改为# vsim work.test -novopt就

2015-06-02 22:05:00 3643

转载 keil can't execute "c:\keil\c51\bin\c51.exe

将keil c装在D盘,但是在编译执行例程的时候,出现如下错误:can't execute "c:\keil\c51\bin\c51.exe 解决办法：1、自己重建工程，把要打开的程序的文件拷贝过去，编译即可以通过，但这样做比较费事。2、打开出错的程序，选择菜单：Project-Compoonents,Environment and Books选择Folders/E

2015-05-15 16:13:47 3936

原创 ISERDESE1 模块复位信号引起的不同步

在利用v6 fpga 对afe5807多通道数据进行采集时，单片ADC的8个通道数据不同步。优化代码、约束、设置afe5807的同步寄存器，都没有找到问题所在。一步一步排查，adc的高速串行数据在进入fpga时经过了延时、ISERDESE1串转并。首先查看是不是延时导致8个通道数据不同步，理论上延时是在2.5ns内，最多造成一到两为的数据延时，不会造成一帧的数据延时。将延时的数据接到测试

2015-05-14 10:05:20 1833 1

转载 IDELAYCTRL 模块位置约束

研究了几天问题基本解决了。IDELAYCTRL 模块是为IDELAY模块服务的。DDR2中的u_iodelay_dq_ce用到了IDELAY模块，也就需要相应的IDELAYCTRL。但在改变约束文件里的IO loction时，它的位置约束要手动更改。我是利用planahead来确定IDELAYCTRL的loction的。在device的视图中，找到约束文件中所定义的IDELAY的位置，

2015-05-12 15:50:43 11308

原创 pcie--调试（一）

使用xilinx的v6开发fpga，使用ip核生成代码，下载调试，pcitree能找到设备，可是PC不认。最后发现是在生成ip核的时候class code设置与电脑一样，修改class code后，重新下载，电脑识别成功！

2015-05-11 10:08:06 2139

原创 cadence 16.5 激活

在安装 cadence 16.5 的过程中，完全安装网上的教程，一步一步进行的，可是到了最后无法激活，换了好几个版本的激活方法，都无效。最后在网上搜索到一个帖子，说在生成license文件的时候，要把生成license的程序放到桌面上生成。我试了一下。激活成功了。

2015-05-10 22:44:22 1033

转载一种简单实用的双向电平转换电路

当你使用3.3V的单片机的时候,电平转换就在所难免了,经常会遇到3.3转5V或者5V转3.3V的情况,这里介绍一个简单的电路,他可以实现两个电平的相互转换(注意是相互哦,双向的,不是单向的!).电路十分简单,仅由3个电阻加一个MOS管构成,电路图如下: 上图中,S1，S2为两个信号端,VCC_S1和VCC_S2为这两个信号的高电平电压.另外限制条件为:1，VC

2015-05-10 22:42:26 524

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