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RSS订阅原创 硬件研发流程
系统总体结构图与功能模块划分（系统框图）原理图评审（评审记录，更新硬件设计方案）对外联络，沟通明确技术细节（技术协议）原理图设计（主要器件采购，原理图自检）最终原理图（PCB layout指导）项目总结与相关文档归档（项目总结报告）制定具体时间表与任务分配（项目节点）器件选型，关键技术攻关，硬件设计方案。系统功能与指标分析（功能详细定义）
2023-07-02 17:37:48
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原创 FPGA｜基本数字逻辑单元Verilog HDL描述（三）
3/8译码器module eda3(sel,res);input [2:0] sel;output [7:0] res;reg [7:0] res;always @ (sel or res)begin case(sel) 3'b000:res =8'b00000001; 3'b001:res =8'b00000010; 3'b010:res =8'b00000100; 3'b011:res =8'b00001000;
2021-08-21 16:42:35
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原创 FPGA｜基本数字逻辑单元Verilog HDL描述（二）
8-3编码器module eda2(sel,code);input[7:0]sel;output[2:0] code;reg [2:0] code;always @ (sel)begin if (sel[0]) code =3'b000; else if (sel[1]) code =3'b001; else if (sel[2]) code =3'b010; else if (sel[3]) code =3'b011; else if (sel[4])
2021-08-21 15:57:44
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原创 FPGA | 基本数字逻辑单元Verilog HDL描述（一）
基本门电路的Verilog HDL描述module eda1(o,a,b,c,d);input a,b,c,d;output reg o;always @(a or b or c or d)begin o=(~(a&b))|(b&c&d);endEndmodulemodule eda1(o,a,b,c,d);input a,b,c,d;output o; assign o=(~(a&b))|(b&c&d);Endmodu
2021-08-20 18:36:33
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原创 基本信号在MATLAB中的表示和运算
一．实验目的1.熟悉MATLAB软件的使用2.用matlab表示表示常用信号和进行信号基本运算二．实验内容1.指数信号A=1;a=-0.4;t=0:0.01:10;ft=Aexp(at)plot(t,ft);grid on;2.正弦信号A=1;w=2pi;phi=pi/6;t=0:0.01:8;ft=Asin(w*t+phi);plot(t,ft);grid on;3.抽样信号t=-3pi:pi/100:3pi;ft=sinc(t/pi);plot(t,ft)gr
2021-07-21 23:41:17
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原创 椭圆相关函数图像的matlab实验报告
一、实验目的1.学习掌握matlab绘图命令2.用matlab命令绘制与椭圆相关的函数图像3. 通过作图，进一步加深对椭圆相关函数的理解二、实验内容1.椭圆 ： x^2/16 + y^2/9 = 1（1）间接法（改为参数方程x=4cost y=3sint ）Matlab代码如下：t=0:0.1:2*pi;x=-4*cos(t);y=3*sin(t);plot(x,y);结果如下：（2)直接法Matlab代码如下：ezplot('x^2/16 + y^2/9 = 1'
2020-05-18 22:44:07
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Multisim仿真应用实例
2023-01-10
自动控制原理实验报告合集
2022-06-06
ewb电路仿真实验报告
2022-06-01
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