vcs编译时，出现时间单位us等未定义问题

于 2024-02-27 20:33:26 发布
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分类专栏： IC开发 笔记 文章标签： IC开发 集成电路 IC fpga开发
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在vcs编译的命令中没有-sverilog ，
仿真代码中如果出现#10ns，#20us 这种时间单位时，编译会不通过，错误为这些时间单位没有被定义。
编译选项加上-sverilog 后，可识别时间单位

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