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这篇文章主要介绍RapidIO核的仿真以及包时序的分析。调试SRIO核时必须对包在不同接口的传输过程有一个清晰的了解，能够识别出不同接口上包的类型并正确的解析出包的内容。

CRC即Cyclic Redundancy Check，循环冗余校验，是一种数字通信中的常用信道编码技术。其特征是信息段和校验字段的长度可以任意选定。

本文档主要是对FPGA的IO口时序约束进行对应的分析，并未做实际的使用分析，在兴许文档中将会结合软件，以及实际案例对IO口时序约束进行具体的使用介绍。

一、 软件平台与硬件平台　　软件平台：　　　　1、操作系统：Windows-8.1　　　　2、开发套件：无　　　　3、仿真工具：无　　硬件平台：　　　　1、 FPGA型号：无　　　　2、 DDR3型号：无二、 存储器的分类　　存储器一般来说可以分为内部存储器(内存)，外部存储器(外存)，缓冲存储器(缓存)以及闪存这几个大类。内存也称为主存储器，位于系统主机板上，可以同CPU直接进行信息交换。其主要特点是：运行速度快，容量小。外存也称为辅助存储器，不能与CPU之间直接进行信息交换。其主要特点是：存取速度相对内

一、时序分析1.在读写之前需要将使能信号端拉高；2.1写时序：写满信号为0，w_clk上升，将数据写入mem，地址指向下一个位置。2.2读时序：读空信号为0，先将当前地址数据读出，后r_clk上升，地址加一，等待下次读出数据。二、接口声明input rst;input w_clk;input [7:0] dat_in;input w_en;output reg wfull;//写满标志input r_clk;output [7:0] dat_o

1. 为什么选择SRIO随着PCIe接口、以太网接口的飞速发展，以及SOC芯片的层出不穷，芯片间的数据交互带宽大大提升并且正在向片内交互转变；SRIO接口的应用市场在缩小，但是由于DSP和PowerPC中集成了SRIO接口，因此在使用DSP/Power PC + FPGA的使用场景中仍然占有一席之地。同时，由于SRIO接口一些独特的特性，使得SRIO接口在一些应用中仍然不可替代：不同的数据包类型，支持使用SRIO传输不同的数据类型； 支持数据包优先级； 支持响应机制； 支持重...

如果出现了时序违例，我们会关注两点：为什么会出现时序违例？ 如何解决？首先我们要搞清楚时序是在哪个阶段违例：在综合阶段或者post opt阶段出现了时序违例，那么很有可能的原因如下： 添加的时序约束没有生效 约束过于严苛 综合选项设置不正确 电路设计中延迟太高 前三个的解决方案都类似，就是进行正确的时序约束和正确的综合选项设置；如果是电路设计延时太高，电路中级联的级数太多，那么就要修改设计了。这里有一个经验值，就是LUT+NET的延时是0.5ns，如果时钟周期为5ns，那电路中最大的级

Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三个这样的方法： 如图1所示为转置型FIR滤波器中的关键路径时序报告，在一些转置型结构FIR滤波器中，输入数据的扇出较大，在图1中所示为11，因此net delay高达1.231ns。如图...

1、什么是Setup 和Holdup时间？答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被