调试中遇到的问题1：

一、仿真时出现：Assignment under multiple single edges is not supported for synthesis 错误
（1）代码如下：
always @ (posedge clk or posedge rst)
begin
if (rst) //我这里没有写rst,估计是报错的原因
else
end
（2）修改如下：删掉posedge rst

这个博客里也有同样的说明：

错误综合

二：仿真时出现：port clk has illegal connections. This port is connected to an input buffer and other components.
(1)网上查资料：禁用Properties 中的Xilinx Specific Option中的add I/O buffer。综合没问题了，但据说实现实会有问题。感觉跟我直接把PLL生成的pclk，写成了wire型有关。把clk链接的模块全部禁掉，就不会报错了。所以错误还是在这里，怎么改呢。
（2）网上链接如下：同样错误