System Verilog视频学习笔记（3）- Language Basic

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#System Verilog

Language Basic

内容来自启芯-System Verilog视频

============================================================== 

目录结构：

1、System VerilogTestbench code structure

2、System Verilog语法

--------2.1 2-state(0|1)数据类型

--------2.2 4-state(0|1|x|z)数据类型

--------2.3 字符串数据类型

--------2.4 枚举类型

--------2.5 数据数组

--------2.6 系统函数Randomization

--------2.7 操作符

--------2.8 流程控制

--------2.9 变量作用域

3、总结

 ==============================================================

本章目标：

1、了解System Verilogprogram

2、program内声明变量

3、查看program内的变量等

4、数据流控制实现SystemVerilog验证

 

1、System VerilogTestbench code structure

测试代码在program块中，program在顶层harness 文件中

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