FPGA设计Verilog基础之Verilog全局变量和局部变量定义

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在Verilog中，变量可以分为全局变量和局部变量两种类型。全局变量在整个模块中都可以使用，而局部变量只能在某个特定的代码块中使用。本文将详细介绍Verilog中全局变量和局部变量的定义方法。

原文链接：

https://blog.youkuaiyun.com/zhouruifu2015/article/details/130694546

全局变量的定义

全局变量在整个模块中都可以使用，可以在模块的任何地方进行定义。在Verilog中，全局变量的定义通常放在模块的头部，如下所示：

module my_module(

    input clk,

    input rst,

    input [7:0] data_in,

    output reg [7:0] data_out

);

reg [7:0] count = 0;

reg [7:0] sum = 0;

//模块的其他代码

endmodule

在上面的示例中，我们定义了两个全局变量count和sum，它们的类型都是reg（寄存器），位宽都是8位。我们还给count变量赋了一个初始值0，这是可选的。

需要注意的是，在模块中定义的变量默认情况下都是全局变量，可以在模块的任何地方使用。但是，如果在某个代码块中定义了一个同名的局部变量，那么这个局部变量会覆盖全局变量，直到该代码块执行完毕。

在FPGA设计中，`define是一种预处理指令，用于定义常量或宏。与局部变量不同，`define定义的常量可以在整个项目中使用，包括不同的模块。

在Verilog中，`define的语法如下：

`define name value

其中，name是常量或宏的名称，value是常量或宏的值。例如，定义一个常量PI，值为3.14159，可以使用以下语句：

`define PI 3.14159

定义好常量或宏后，可以在整个项目的任何地方使用它，例如：

assign out = in * `PI;

作用域：`define 从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。

局部变量的定义

FPGA局部变量定义（parameter）是一种在FPGA设计中定义常量的方法。它可以用来定义数字、字符串、布尔值等常量，这些常量可以在设计中被多次使用而不需要重复定义。局部变量定义可以在模块的内部使用，但不能在模块之间共享。

局部变量只能在某个特定的代码块中使用，包括always块、initial块、task和function等。在Verilog中，局部变量的定义通常放在代码块的开头，如下所示：

always @(posedge clk)

begin

    reg [7:0] data_temp;

    //代码块的其他代码

end

在上面的示例中，我们在一个always块中定义了一个局部变量data_temp，它的类型是reg（寄存器），位宽是8位。需要注意的是，局部变量的定义只在当前代码块中有效，执行完该代码块后，这个变量就会被销毁。

除了always块，我们还可以在initial块、task和function等代码块中定义局部变量。下面是一个在task中定义局部变量的示例：

task my_task;

    input [7:0] data_in;

    output [7:0] data_out;

    reg [7:0] sum = 0;

    //局部变量sum的作用域只在my_task代码块中有效

    for (int i = 0; i < 8; i++)

    begin

        sum = sum + data_in[i];

    end

    data_out = sum;

endtask

在上面的示例中，我们定义了一个名为my_task的task，并在其中定义了一个局部变量sum，它的类型是reg（寄存器），位宽是8位。在for循环中，我们使用sum变量计算了输入数据data_in中所有位的和，并将结果赋给输出数据data_out。

在Verilog中，局部变量定义的语法如下：

parameter [size-1:0] name = value;

其中，size是变量的位宽，name是变量的名称，value是变量的初始值。例如，定义一个8位宽的常量，名称为MY_CONST，初始值为8'hFF，可以使用以下语句：

parameter [7:0] MY_CONST = 8'hFF;

定义好局部变量后，可以在模块的任何地方使用它，例如：

assign out = MY_CONST & in;

1、局部变量定义（parameter）

声明：

parameter xx = 8; （注意有等号，且后面有分号）

使用：xx

作用域：parameter 作用于声明的那个文件。

另外parameter可以用作例化时的参数传递。

定义在整个项目都有效的变量

如果需要定义在整个项目都有效的变量，可以使用Verilog的全局声明语法。全局声明语法可以在模块之外定义变量，这些变量可以在整个项目中使用。

在Verilog中，全局声明的语法如下：

reg [size-1:0] name;

其中，size是变量的位宽，name是变量的名称。例如，定义一个8位宽的变量，名称为MY_VAR，可以使用以下语句：

reg [7:0] MY_VAR;

定义好变量后，可以在整个项目的任何地方使用它，例如：

always @(posedge clk) begin

    MY_VAR <= in;

end

如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：

`ifndef xx

`define xx yy // or parameter xx = yy;

`endif

`define也可以写在编译器最先编译的文件顶部。通常编译器都可以定义编译顺序，或者从最底层模块开始编译。因此写在最底层就可以了。

总之，在Verilog中，全局变量和局部变量都是非常重要的概念。全局变量可以在整个模块中使用，而局部变量只能在某个特定的代码块中使用。在定义变量时，我们需要根据实际需求选择合适的类型和作用域。

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