Verilog非阻塞赋值的仿真/综合问题

最新推荐文章于 2024-05-26 14:30:03 发布
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本文链接：https://blog.youkuaiyun.com/zhenzhen90/article/details/8774230
本文介绍了Verilog中非阻塞赋值在时序逻辑和组合逻辑建模中的使用规范，强调了在组合逻辑中应使用阻塞赋值，而在时序逻辑或混合逻辑中应使用非阻塞赋值。同时，文章澄清了一些关于非阻塞赋值的误解，如$display与非阻塞赋值的交互以及零延迟的概念，并建议使用$strobe显示非阻塞赋值的效果。

指导方针和结论（概要）：

＃1： 当为时序逻辑建模，使用“非阻塞赋值”。

＃2： 当为锁存器（latch）建模，使用“非阻塞赋值”。

＃3： 当用always块为组合逻辑建模，使用“阻塞赋值”

＃4： 当在同一个always块里面既为组合逻辑又为时序逻辑建模，使用“非阻塞赋值”。

＃5： 不要在同一个always块里面混合使用“阻塞赋值”和“非阻塞赋值”。

＃6： 不要在两个或两个以上always块里面对同一个变量进行赋值。

＃7

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