笨笨笔记---分频器的设计-优快云博客

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本文介绍了分频器的基本概念和三种常见的分频方法：纯粹计数法、偶数分频和奇数分频。通过Verilog代码展示了如何设计不同类型的分频器，包括2的幂次方分频、非2的幂次方分频以及奇数分频，并提供了参数化的表达方法。

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2011 年 1 月 10 日 17 时 24 分 58 秒

分频方法解析

分频是最基本的操作之一，根据系数不同，有偶数分频，奇数分频，小数分频之分，根据使用的方法不同有：纯粹计数器法，单一计数器法，双重计数器法，奇数分频根据信号的生成方式，有与法，或法。

一：纯粹计数法（利用最高数据位的自然溢出）

如果是 25MHz 的时钟，那么这里利用数据的自然溢出，也就是取其最高位，而得到其输出频率为： 25000000/65536=381Hz ，周期为 1/381s ，则高电平时间为 1/(2*381)s ，其对应的计数值为： 32768

module music(clk, speaker);
input clk;
output speaker;

// Binary counter, 16-bits wide
reg [15:0] counter;
always @(posedge clk) counter <= counter+1;

// Use the highest bit of the counter (MSB) to drive the speaker
assign speaker = counter[15];// 只要 counter>=32767 ，那么 counter[15] 就等于 1 了，因为这里的计数是自然溢出的，所以低于 32767 和高于 32767 数据刚好各占用一半，所以占空比就是 50% 了。
endmodule

其中 counter[0] 的频率是 12.5MHz ， counter[1] 的频率是 6.125MHz ，以此类推。它是按照 2 ⁿ⁺¹ 次方来分频的，且是方波。

分频率为 440Hz ，这时就要除另外一个数了 440=25M/56818 ，代码如下：

module music(clk, speaker);
input clk;
output speaker;

reg [15:0] counter;
always @(posedge clk) if (counter==56817) counter <= 0; else counter <= counter+1;

assign speaker = counter[15];// 因为这里 56817