entry-armv.S的分析

本文深入分析了ARMv.S文件中关于异常向量的处理机制,包括虚拟地址映射、拷贝操作以及不同异常模式下的特殊处理。重点讨论了如何在不同异常模式下保存关键寄存器信息,并通过跳转指令实现异常处理流程的高效执行。

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ntry-armv.S的分析

这里分析异常向量的处理:
在这个文件的最后一部分,是关于异常向量的处理代码,是很重要的。
基本的思路就是,对于有MMU的系统,异常向量的虚拟地址被映射到0xFFFF0000,
所以,真正的7个异常向量(__vectors_start~__vectors_end)是被拷贝到
这个0xFFFF0000开始的地方了。接着,异常处理代码块(__stubs_start~__stubs_end)
被拷贝到0xFFFF0200处。异常向量表的写法主要使用跳转指令B来进行,因为异常
向量表和异常处理代码块之间没有超过B指令要求的2^24=32MB,仅仅相差0x200。但是因为
vertor_swi不是在这个文件中定义的,所以,只能用LDR指令来进行处理了。实际上完成
上述拷贝动作是在start_kernel()[init/main.c]中调用trap_init()[arch/arm/kernel/traps.c]
来完成的。
void __init trap_init(void)
{
unsigned long vectors = CONFIG_VECTORS_BASE;
extern char __stubs_start[], __stubs_end[];
extern char __vectors_start[], __vectors_end[];
extern char __kuser_helper_start[], __kuser_helper_end[];
int kuser_sz = __kuser_helper_end - __kuser_helper_start;

/*
* Copy the vectors, stubs and kuser helpers (in entry-armv.S)
* into the vector page, mapped at 0xffff0000, and ensure these
* are visible to the instruction stream.
*/
memcpy((void *)vectors, __vectors_start, __vectors_end - __vectors_start);
memcpy((void *)vectors + 0x200, __stubs_start, __stubs_end - __stubs_start);
memcpy((void *)vectors + 0x1000 - kuser_sz, __kuser_helper_start, kuser_sz);

/*
* Copy signal return handlers into the vector page, and
* set sigreturn to be a pointer to these.
*/
memcpy((void *)KERN_SIGRETURN_CODE, sigreturn_codes,
sizeof(sigreturn_codes));

flush_icache_range(vectors, vectors + PAGE_SIZE);
modify_domain(DOMAIN_USER, DOMAIN_CLIENT);
}
这里我们关注两个很有特色的的方:
其一,使用宏vector_stub来定义异常处理块,显得简洁明了。每种异常一进入,就需要根据
异常模式下的LR寄存器来获得发生异常时的PC,以及通过异常模式的SPSR来获得发生异常时的
CPSR;并且需要把这两个寄存器连同R0一道保存到异常模式下的SP所指向的堆栈区域中。保存
R0的原因就在于,R0会在后面保存发生异常的时的堆栈指针SP,并在进一步调用异常处理函数时被当
作参数。
其二,我们看到,只有irq,dabt,pabt,und等4个模式用了vector_stub,其他的还是按照自己的
写法进行。其中对于fiq,直接disable fiq并返回异常之前的模式地址;addrexcptn当死循环处理;
swi实际上是ARM Linux实现系统调用的;我们可以看到,异常向量表的reset异常就直接用了swi来进行
系统调用,并且调用号是SYS_ERROR0;这是对系统运行过程中发生reset异常时的处理方式,
和上电reset时bootloader进行的reset 异常处理是不一样的。

/*
* Vector stubs.
*
* This code is copied to 0xffff0200 so we can use branches in the
* vectors, rather than ldr's. Note that this code must not
* exceed 0x300 bytes.
*
* Common stub entry macro:
* Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
*
* SP points to a minimal amount of processor-private memory, the address
* of which is copied into r0 for the mode specific abort handler.
*/
.macro vector_stub, name, mode, correction=0
.align 5

vector_\name:
.if \correction
sub lr, lr, #\correction
.endif

@
@ Save r0, lr_ (parent PC) and spsr_
@ (parent CPSR)
@
stmia sp, {r0, lr} @ save r0, lr
mrs lr, spsr @LR实际上保存了发生异常时的CPSR,后面与0xF相与,实际上就是发生异常
@时的异常模式的编号,其值为0x0~0xF,但是只有0x0(user mode)和
@0x3(SVC mode)是可能的,其他的都是当作无效处理。
str lr, [sp, #8] @ save spsr

@
@ Prepare for SVC32 mode. IRQs remain disabled.
@
mrs r0, cpsr
eor r0, r0, #(\mode ^ SVC_MODE)@强制进入SVC模式
msr spsr_cxsf, r0

@
@ the branch table must immediately follow this code
@
and lr, lr, #0x0f
mov r0, sp
ldr lr, [pc, lr, lsl #2]@这里LR就是前面所说的发生异常时处理器模式的编号,
@以PC作为基地址,编号作为索引,将此后的内存区域(数组)
@中的相应异常的处理函数的地址加载到LR中,并通过下面的
@指令实现了跳转;所以,紧接vector_stub宏后面应该是一个
@处理函数的地址数组。
movs pc, lr @ branch to handler in SVC mode
.endm

.globl __stubs_start
__stubs_start:
/*
* Interrupt dispatcher
*/
vector_stub irq, IRQ_MODE, 4

.long __irq_usr @ 0 (USR_26 / USR_32)
.long __irq_invalid @ 1 (FIQ_26 / FIQ_32)
.long __irq_invalid @ 2 (IRQ_26 / IRQ_32)
.long __irq_svc @ 3 (SVC_26 / SVC_32)
.long __irq_invalid @ 4
.long __irq_invalid @ 5
.long __irq_invalid @ 6
.long __irq_invalid @ 7
.long __irq_invalid @ 8
.long __irq_invalid @ 9
.long __irq_invalid @ a
.long __irq_invalid @ b
.long __irq_invalid @ c
.long __irq_invalid @ d
.long __irq_invalid @ e
.long __irq_invalid @ f

/*
* Data abort dispatcher
* Enter in ABT mode, spsr = USR CPSR, lr = USR PC
*/
vector_stub dabt, ABT_MODE, 8

.long __dabt_usr @ 0 (USR_26 / USR_32)
.long __dabt_invalid @ 1 (FIQ_26 / FIQ_32)
.long __dabt_invalid @ 2 (IRQ_26 / IRQ_32)
.long __dabt_svc @ 3 (SVC_26 / SVC_32)
.long __dabt_invalid @ 4
.long __dabt_invalid @ 5
.long __dabt_invalid @ 6
.long __dabt_invalid @ 7
.long __dabt_invalid @ 8
.long __dabt_invalid @ 9
.long __dabt_invalid @ a
.long __dabt_invalid @ b
.long __dabt_invalid @ c
.long __dabt_invalid @ d
.long __dabt_invalid @ e
.long __dabt_invalid @ f

/*
* Prefetch abort dispatcher
* Enter in ABT mode, spsr = USR CPSR, lr = USR PC
*/
vector_stub pabt, ABT_MODE, 4

.long __pabt_usr @ 0 (USR_26 / USR_32)
.long __pabt_invalid @ 1 (FIQ_26 / FIQ_32)
.long __pabt_invalid @ 2 (IRQ_26 / IRQ_32)
.long __pabt_svc @ 3 (SVC_26 / SVC_32)
.long __pabt_invalid @ 4
.long __pabt_invalid @ 5
.long __pabt_invalid @ 6
.long __pabt_invalid @ 7
.long __pabt_invalid @ 8
.long __pabt_invalid @ 9
.long __pabt_invalid @ a
.long __pabt_invalid @ b
.long __pabt_invalid @ c
.long __pabt_invalid @ d
.long __pabt_invalid @ e
.long __pabt_invalid @ f

/*
* Undef instr entry dispatcher
* Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
*/
vector_stub und, UND_MODE

.long __und_usr @ 0 (USR_26 / USR_32)
.long __und_invalid @ 1 (FIQ_26 / FIQ_32)
.long __und_invalid @ 2 (IRQ_26 / IRQ_32)
.long __und_svc @ 3 (SVC_26 / SVC_32)
.long __und_invalid @ 4
.long __und_invalid @ 5
.long __und_invalid @ 6
.long __und_invalid @ 7
.long __und_invalid @ 8
.long __und_invalid @ 9
.long __und_invalid @ a
.long __und_invalid @ b
.long __und_invalid @ c
.long __und_invalid @ d
.long __und_invalid @ e
.long __und_invalid @ f

.align 5

/*=============================================================================
* Undefined FIQs
*-----------------------------------------------------------------------------
* Enter in FIQ mode, spsr = ANY CPSR, lr = ANY PC
* MUST PRESERVE SVC SPSR, but need to switch to SVC mode to show our msg.
* Basically to switch modes, we *HAVE* to clobber one register... brain
* damage alert! I don't think that we can execute any code in here in any
* other mode than FIQ... Ok you can switch to another mode, but you can't
* get out of that mode without clobbering one register.
*/
vector_fiq:
disable_fiq
subs pc, lr, #4

/*=============================================================================
* Address exception handler
*-----------------------------------------------------------------------------
* These aren't too critical.
* (they're not supposed to happen, and won't happen in 32-bit data mode).
*/

vector_addrexcptn:
b vector_addrexcptn

/*
* We group all the following data together to optimise
* for CPUs with separate I & D caches.
*/
.align 5

.LCvswi:
.word vector_swi

.globl __stubs_end
__stubs_end:

.equ stubs_offset, __vectors_start + 0x200 - __stubs_start

.globl __vectors_start
__vectors_start:
swi SYS_ERROR0
b vector_und + stubs_offset
ldr pc, .LCvswi + stubs_offset
b vector_pabt + stubs_offset
b vector_dabt + stubs_offset
b vector_addrexcptn + stubs_offset
b vector_irq + stubs_offset
b vector_fiq + stubs_offset

.globl __vectors_end
__vectors_end:

<think>我们正在处理用户关于Linux内核5.10在ARM模式下编译时出现“cpsid,cpsie,dsb,dmb,sevnotsupported”错误的问题。根据用户提供的引用[1],我们知道在ARMv6-M架构(如Cortex-M0和Cortex-M0+)中,为了最小化电路尺寸,只支持16位Thumb指令和极少数32位Thumb指令(包括BL,MSR,MRS,DMB,DSB,ISB)。而错误中提到的指令(cpsid,cpsie,dsb,dmb,sev)中,dsb和dmb在引用中明确提到是被支持的(通过MRS和MSR指令?)。但注意,引用[1]中列出的指令是:MOV,MOVS,MRS,MSR,以及DMB,DSB,ISB。而错误中提到的cpsid和cpsie是用于修改处理器状态的指令,通常用于开关中断,在ARMv6-M中可能不被支持。实际上,错误信息中的指令可以分为两组:1.cpsid,cpsie:这些是修改程序状态寄存器(PSR)的指令,在ARMv6-M中,通常使用MSR和MRS指令来操作PSR。因此,cpsid和cpsie可能不被直接支持。2.dsb,dmb,sev:其中dmb和dsb在引用[1]中明确被列为支持的指令(尽管可能是通过32位指令支持),但sev指令在引用[1]中没有提到。我们首先需要明确:用户的内核编译目标平台是ARMv6-M(如Cortex-M0)吗?还是其他ARM架构?因为错误提示“notsupported”通常意味着目标架构不支持这些指令。在Linux内核中,ARM架构的代码通常根据不同的ARM架构版本(如ARMv4,ARMv5,ARMv6,ARMv7等)使用条件编译。而cpsid,cpsie,dsb,dmb,sev这些指令在较新的ARM架构中(比如ARMv7以上)是支持的。但如果用户的目标平台是ARMv6-M(如Cortex-M0),那么这些指令可能确实不被支持。解决方案思路:1.确认目标平台:用户需要明确他们编译的内核是针对什么ARM平台。如果是Cortex-M0,那么Linux内核主线可能并不支持该平台,因为Linux内核主要支持MMU的ARM平台,而Cortex-M0通常没有MMU。因此,用户可能是在为不支持的平台编译内核。2.如果目标平台确实是ARMv6-M(如Cortex-M0),那么可能需要使用专门为Cortex-M设计的内核分支(例如,uClinux或RTOS)。但是,如果用户确实希望在内核5.10上支持这样的平台,那么就需要修改汇编代码,用平台支持的指令替换不支持的指令。3.替代指令:-cpsidi:关中断,可以用MSR指令将PRIMASK设置为1(但注意,在ARMv6-M中,只有MSR/MRS可以操作特殊寄存器)。具体操作:`MSRPRIMASK,1`-cpsiei:开中断:`MSRPRIMASK,0`-对于dsb,dmb:这些在引用[1]中明确支持,但注意,在ARMv6-M中,这些指令是作为32位指令存在的,所以需要确保编译器用32位编码。如果编译器不识别,可能需要使用对应的内置函数(__builtin)或者内联汇编的替代写法(如__dsb()等)。-sev:发送事件指令,在ARMv6-M中,它被支持为16位指令(参见ARMv6-M参考手册),所以这里出现不支持可能另有原因。4.内核中如何修改:-在内核代码中,这些指令通常出现在arch/arm/include/asm/assembler.h等头文件中,通过宏来定义。例如,cpsid可能在宏SAVE_AND_DISABLE_IRQ等中使用。-我们需要在目标架构不支持这些指令时,使用条件编译来替换成其他等效的指令序列。但是,请注意:Linux内核5.10的主线可能已经对不同的ARM架构做了处理。为什么会出现这些错误?可能的原因包括:-用户配置的内核选项错误(例如选择了错误的CPU类型)。-用户使用的交叉编译工具链不支持这些指令(需要更新工具链)。-用户试图为不支持的平台(如Cortex-M0)编译标准内核。具体解决步骤建议:1.确认目标平台的准确架构。如果目标平台是ARMv6-M(如Cortex-M0),那么用户需要知道,标准的Linux内核并不支持该平台(因为没有MMU)。此时,用户应该考虑使用RT-Thread、Zephyr或uClinux等专门为无MMU设备设计的操作系统。2.如果目标平台是其他ARM架构(例如ARMv7-A),那么可能是编译器或配置的问题。检查编译器版本是否支持目标平台的指令集。可以尝试更新交叉编译工具链。3.如果是配置问题,在配置内核时,确保选择了正确的CPU类型:makemenuconfig在CPU类型中,选择正确的处理器型号。4.如果错误出现在汇编文件中,可以考虑修改内核代码:例如,在arch/arm/include/asm/assembler.h中,定义这些指令的宏可能会根据架构版本进行条件定义。我们需要确保在配置中定义了正确的架构版本(例如CONFIG_CPU_V6、CONFIG_CPU_V7等),并且头文件中的宏能正确地使用替代指令。例如,在ARMv6-M中,我们可以这样重新定义cpsid和cpsie:#ifdefined(CONFIG_CPU_V6M)//假设我们为ARMv6-M配置了一个选项.macrocpsidmsrPRIMASK,1.endm.macrocpsiemsrPRIMASK,0.endm#endif但是,内核可能还没有为ARMv6-M做好适配。所以除非用户是内核开发者并且打算移植内核到Cortex-M0,否则不建议这样做。5.针对dsb,dmb,sev指令:这些在ARMv6-M中是支持的,所以错误可能来源于编译器的识别问题。可以尝试在内核配置中启用或禁用某些选项(如CONFIG_MMU、CONFIG_ARM_PATCH_IDIV等)以避免使用这些指令,或者使用工具链提供的内部函数代替。6.如果错误出现在具体的驱动或模块中,可以尝试通过修改内核配置来排除该模块(不编译相关驱动)。结论:根据用户描述,错误信息显示指令不被支持,最可能的原因是目标平台(ARMv6-M)不支持这些指令。而用户试图编译标准Linux内核(支持带MMU的ARM平台)时,可能配置了错误的平台选项。因此,建议用户检查以下两点:1.目标平台是否带有MMU?如果不带MMU(如Cortex-M系列),则不应该编译标准Linux内核。2.如果是为ARMv7或更高版本,那么可能是配置错误,检查.config中的ARCH和CPU设置。如果用户确实需要为ARMv6-M(Cortex-M0)编译Linux内核,那么这可能是一个复杂的移植任务,需要修改大量代码以使用v6-M支持的指令,并使用替代方式实现MMU相关功能(但实际上v6-M没有MMU,所以无法运行标准Linux)。如果用户的目标平台是ARMv6-M,但不需要MMU,那么可以考虑使用uClinux。但是,从内核版本5.10来看,已经对ARMv6-M的支持进行了改进?实际上,Linux内核从4.x开始支持Cortex-M系列(通过CONFIG_MMU=n配置),具体请参考内核文档:Documentation/arm/porting.rst和Documentation/arm/memory.rst。但是,对于ARMv6-M,由于指令集限制,内核可能需要特殊的处理。实际上,在内核中已经存在对Cortex-M的支持(如CONFIG_THUMB2_KERNEL),并且内核可以配置为无MMU。因此,如果用户的目标是Cortex-M0,那么配置内核时需要:CONFIG_MMU=nCONFIG_THUMB2_KERNEL=yCONFIG_ARM_THUMB=yCONFIG_CPU_V6M=y#如果内核支持的话(需要查看内核是否包含v6-M的支持)然而,在Linux内核5.10中,是否支持Cortex-M0呢?查看内核的arch/arm/mm/Kconfig,发现选项:configCPU_V6...configCPU_V6Mbool"SupportforCortex-M0andCortex-M0+processor(EXPERIMENTAL)"dependson!MMUselectCPU_THUMBONLYselectCPU_T32_V6Mif!LD_IS_LLDselectCPU_USE_DOMAINSif!MMUselectGENERIC_IRQ_MULTI_HANDLERhelpThisoptionenablessupportfortheCortex-M0andM0+processors.因此,用户需要确保配置了CONFIG_CPU_V6M=y,并且配置了无MMU(CONFIG_MMU=n)。并且,在配置了CONFIG_CPU_V6M之后,内核应该会自动使用替代的指令。例如,在arch/arm/include/asm/assembler.h中:#ifdefCONFIG_CPU_V6M...#endif所以,用户需要检查他们是否正确配置了内核,特别是是否启用了CONFIG_CPU_V6M。总结步骤:1.在内核配置中,确保选择正确的CPU类型(CPU_V6M)。2.确保禁用了MMU(CONFIG_MMU=n)。3.使用支持ARMv6-M的交叉编译工具链(例如,arm-none-eabi-,并且支持目标架构为thumb2)。如果配置正确,但依然出现错误,那么可能是内核代码中的某些指令没有被正确替换。此时,需要修改出现错误的代码文件。根据错误信息,找到使用这些指令的地方,将其替换为条件编译的替代指令。例如,对于cpsid和cpsie,在汇编文件中出现,我们可以考虑:asmvolatile("cpsidi":::"memory");替换为:#ifdefCONFIG_CPU_V6Masmvolatile("movr0,#1\n\tmsrPRIMASK,r0":::"r0","memory");#elseasmvolatile("cpsidi":::"memory");#endif但这样修改过于侵入性,更好的做法是修改内核的通用宏。因此,如果用户发现具体哪些文件报错,可以尝试在这些文件中添加条件编译,或者向上游内核社区提交补丁。然而,在内核5.10中,应该已经对Cortex-M0做了适配。因此,如果用户正确配置了CONFIG_CPU_V6M,那么很可能不需要修改代码。如果仍然报错,则可能是配置没有正确应用到这些代码文件。建议用户检查内核编译输出中,是否真正定义了CONFIG_CPU_V6M。在编译命令行中,应该有-DCONFIG_CPU_V6M等定义。如果确认配置正确,但仍有错误,则可能是内核该版本的bug。最后,如果用户无法解决,可以尝试升级内核到更新的版本(例如5.15或更高),或者降级到更早的、已知支持其目标平台的版本。由于用户的问题描述有限,我们无法确定具体原因,但以上分析给出了可能的解决方向。相关问题:§§问题1.如何为Cortex-M0配置Linux内核5.10?2.如何确认交叉编译工具链支持ARMv6-M架构?3.除了修改配置,还需要做哪些工作来让Linux运行在无MMU的ARM平台上?</think> 根据您的描述,编译Linux内核5.10时在ARM模式下出现“cpsid, cpsie, dsb, dmb, sev not supported”错误,这是由于目标处理器(如Cortex-M0/M0+)的指令集限制导致的。以下是完整解决方案: ### 错误原因分析 1. **架构限制**:ARMv6-M架构(如Cortex-M0/M0+)为精简设计,仅支持特定16位/32位指令 - 支持的核心指令:基础Thumb指令 + 部分32位指令(`DMB`, `DSB`, `ISB`, `MRS`, `MSR`)[^1] - 不支持的指令:`cpsid/cpsie`(中断控制)、`sev`(事件发送) 2. **内核配置问题**: - 未正确定义`CONFIG_CPU_V6M`和`CONFIG_THUMB2_KERNEL` - 未禁用MMU(Cortex-M系列无MMU支持) ### 解决方案 #### 步骤1:内核配置调整 ```bash make menuconfig ``` 启用关键配置: ``` Processor type ──> [*] Support Cortex-M0 and Cortex-M0+ processors (EXPERIMENTAL) [*] Enable Thumb-2 kernel General setup ──> [ ] Enable loadable module support # 禁用模块减少复杂性 Boot options ──> [ ] Use XIP kernel # 禁用XIP Memory Management options ──> [ ] Enable multiple user address space allocator # 禁用ASLR [ ] Allow for memory hot-add/remove [ ] Enable KSM for page deduplication [ ] Contiguous Memory Allocator # 禁用CMA [ ] Allow for memory compaction # 禁用内存压缩 ``` **关键配置项**: ```config CONFIG_MMU=n # 无MMU支持 CONFIG_THUMB2_KERNEL=y # 启用Thumb-2 CONFIG_CPU_V6M=y # 启用Cortex-M支持 ``` #### 步骤2:代码修改 在源码文件中替换不支持的指令: 1. **`arch/arm/include/asm/assembler.h`**: ```c #ifdef CONFIG_CPU_V6M /* 替换cpsid/cpsie */ .macro cpsid msr PRIMASK, #1 .endm .macro cpsie msr PRIMASK, #0 .endm /* sev指令替换为WFE序列 */ .macro sev_alternative dsb mov r0, #0 msr PENDEDPRI, r0 dsb wfe .endm #else /* 原始指令 */ .macro cpsid cpsid i .endm ... #endif ``` 2. **`arch/arm/kernel/entry-armv.S`**: ```diff - cpsid i + msr PRIMASK, #1 ``` 3. **内存屏障处理**: `dmb`/`dsb`在v6M中已支持,但需确认编译器使用正确编码(通常无需修改) #### 步骤3:编译选项 在`Makefile`中添加: ```makefile KBUILD_CFLAGS += -march=armv6-m -mtune=cortex-m0 KBUILD_AFLAGS += -march=armv6-m ``` ### 验证方法 1. 检查编译输出: ```bash arm-none-eabi-objdump -d vmlinux | grep -E 'cpsid|cpsie|sev' ``` 应无相关指令出现 2. 运行时测试: ```bash qemu-system-arm -M lm3s6965evb -kernel vmlinux ``` 观察内核启动日志,确认无非法指令异常 ### 附加建议 1. **工具链要求**: - GCC ≥ 10.1 (支持完整ARMv6-M扩展) - Binutils ≥ 2.35 2. **官方补丁**: - 参考ARM维护者分支:`git://git.kernel.org/pub/scm/linux/kernel/git/arm/arm.git` - 特别是`for-next`分支的Cortex-M支持更新 > **重要提示**:Linux在Cortex-M0上为实验性支持(2023年状态),建议仅用于开发评估,生产环境考虑Zephyr/FreeRTOS[^2]。
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