zhangfeng0的博客

基于verilog的直方图统计，不使用ramip，自行编写ram模块方便好用 输入sclk像素时钟，输入clk_ram二倍频 在一个像素时钟内实现读取和加一存入，在帧间实现清零第一帧无效 输入灰度级10bit，最高统计384*288阵列可改 参数可根据自己需求修改

可以添加到visio里用来画波形图，特别适合做fpga开发设计。十分方便开发者使用Visio设计时序图。

VGA显示彩条实验，适合初学者学习使用。FPGA基础开发实验，verilog语言编写，有注释，易理解。