ISE中将Verilog封装为IP核的方法

第一步：新建一个工程A

            添加需要封装成IP核的代码到工程A中

第二步：属性设置

           Synthesis——》Properties——》Xilinx Specific Options 把-iobuf默认打勾，现在去掉默认值

第三步：点击综合 synthesis，生成.ngc文件。

第四步：生成一个只含端口信号的顶层文件。

为了验证IP核的正确性，进行第五步，调用IP核。

第五步：工程B中例化第四步生成的顶层文件同时把.ngc文件拷贝到工程B的目录下。

            注意：在第五步中还可以通过设置工程B的属性完成.ngc文件的添加。

            方法是：Implementation Property-->Translate Properties-->Macro Search Path把第三步生成的.ngc文件的目录添加到后面路径上。

 

 

工程中当某个模块A很大，每次工程中其他地方的改动都要花很长的时间再综合A，如果把模块A封装成一个IP，就不用每次再重新花时间综合A。

从http://blog.youkuaiyun.com/jbb0523/article/details/7846921看了许多关于IP封装的，但是比较杂乱，没有具体的例程可以参考。

下面以一个实例介绍ISE中IP（black box）封装。

1）  现有模块A： network8n_router_new_ni

2）  把模块A设为顶层

3）  把综合选项中“Add I/O Buffers”去掉，把顶层综合，生成network8n_router_new_ni.ngc

4）  写一个顶层模块B，B模块中只包含输入输出和例化模块A。模块（module）前面加上

 // XST black box declaration // box_type"black_box" // synthesis attribute box_type of sdram_top is"black_box" 。在例化模块A时，前面加上// synthesistranslate_off，例化完后加上// synthesistranslate_on。

若不清楚，可见http://download.youkuaiyun.com/detail/feitianchunge/8582855

5）  把生成的ngc重命名为B.ngc,和B.v放在同一个目录下

6）  当需要用到模块A时，直接例化模块B。这时再重新综合就不会对模块A再综合。

7）  Translate时可能遇到的问题NgdBuild:604，参考

http://blog.sina.com.cn/s/blog_4a6ecb3e0100stf9.html，把ngc所在目录的路径添加到translate的-sd选项中

8）OK！