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RSS订阅原创 allegro报错---Line segments cannot overlap
问题解决：Tools->Database Check 选中所有选项Check ,会提示有同样错误，关掉窗口，重新生成光绘就OK了。问题描述：在整理输出光绘文件时，无法成功生成，报错：Line segments cannot overlap。
2025-04-07 17:35:48
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原创 layout跨分割平面的解决---缝合电容
问题描述：layout一块4层板，TOP和BOT层走线，第二层是GND，第三层POWER。在进行BOT层走线时，由于需要换层到TOP，而TOP层的参考面是第二层GND，回流也从GND进行。然而，BOT层的走线是第三层POWER，本应设置其参考网络也为GND，则避免由于参考网络不同导致的阻抗变化。但Power层已覆铜的电源网络隔断了这个GND覆铜。问题解决：对此电源网络与两侧的GND之间添加“缝合电容”，取值10nF～100nF。问题分析：由于器件布局和约束，无法修改此处的电源网络覆铜走向。
2025-04-07 15:28:22
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原创 allegro报错：Shape to Route Keepin Spacing
问题分析：GND层的覆铜边界，是在Keepin层，使用Z-Copy内缩0.508mm的板框；覆铜是以内缩所得的边框进行的，所以就等效于贴边在Keepin的边界上。问题描述：在覆铜后，提示DRC错误：Shape to Route Keepin Spacing。问题解决：将Keepin内缩所得的边框去掉。
2025-04-07 14:48:14
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原创 allegro--报错：Line to Route Keepin Spacing
问题分析：双击问题提示后，发现在对GND层覆铜时，设置了边界大小为：板框内缩20mil；而在对Power层覆铜时，设置了边界大小为：板框内缩60mil。即为了降低Power层外放的EMI。其它层超出Power层覆铜边界约束的，就会报此错误。问题描述：在layout完成后，查看菜单栏中Display选项下的Status，发现有报错：Line to Route Keepin Spacing。解决措施：在对Power层覆铜后，去掉Keepin层所画边框。其它层的布线最好不好超过GND层的Keepin边框大小。
2025-04-07 09:53:40
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原创 allegro&candence--layout过程中，移动器件，已连接的走线会固定某点，造成走线不随着器件移动，或走线被无规则拉长导致交叉错乱
解决：问题就出现在“移动”命令下，Options面板中，把“Stretch etch”勾选上了。问题：如下图左边所示，拖拉器件，走线会被固定某几个点，导致移动器件后走线交叉错乱。
2025-03-31 20:44:55
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原创 allegro已设置旋转快捷键，正常使用过程中突然失效
3.如果出现上述的问题，一般是“Type”被系统设置为“Absolute”，Ponit被设置为“Sym Origin”。那么我们就可以改为“Incremental”，Point设置为“User Pick”。根据网上的资料，在env文本文件中，设置旋转快捷键为“”空格“，能够实现快捷旋转器件。但layout一段时间后，突然发现按空格键失效了。要么器件没反应，要么器件只能固定旋转为绝对的90度。2.在“移动”命令状态下，在Options页，设置旋转参数；1.在allegro中，点击菜单栏中的“移动”图标；
2025-03-31 14:34:49
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原创 allegro导出library为什么有些管脚是空文件
在自己进行PCB-Layout时，有些从网上下载的开源allegro资料，想直接引用其PCB上的器件封装。但是使用导出-库操作后，发现器件的通孔焊盘是空白的，数值也不显示。经过排查后定位为：（1）导出的库存在路径上，有中文字符；（2）库存放路径太长；（1）库存放路径不能太长，且不能有中文字符；（2）将库直接移动到桌面，发现能够显示数值；
2025-03-27 14:30:00
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原创 Allegro报错：ERROR: The number of integer places xxx
问题：在生成钻孔文件时，未能成功。解决：将Format中的2改为3，即可生成。
2025-03-20 14:15:16
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空空如也
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