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原创 ISE警告问题

1.Xst:647 - Input is never used. This port will be preserved and left unconnected if it belongs to a top-level block or it belongs to a sub-block and the hierarchy of this sub-block is preserved.（检

2018-01-19 20:21:55 5309

原创 Verilog例化

模块的概念模块（module）是verilog最基本的概念，是v设计中的基本单元，每个v设计的系统中都由若干module组成。1、模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。2、模块的实际意义是代表硬件电路上的逻辑实体。3、每个模块都实现特定的功能。4、模块的描述方式有行为建模和结构建模之分。5、模块之间是并

2017-12-19 23:02:33 29714 1

原创 Verilog中ISE联合Modelsim仿真，出现蓝线和红线的问题

2017年12月10日 00:06原因1：在仿真的时候，要选择需要进行仿真的文件，为test文件，如选到非test文件则会出现仿真出现蓝线和红线的问题。

2017-12-10 00:15:48 13031

转载 Verilog中assign的使用

assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。 assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点：（1）持续赋值；（2）连线；（3）对wire型变量赋值，wire是线网，相当于实际的连接线，如果要用

2017-12-10 00:07:16 4695

vcs仿真指南(第二版).rar

linux系统上vivado调用VCS仿真、vcs仿真指南(第二版)，是软件VCS的一个仿真指南合集，有助于初学者入门学习。

2020-08-12

PrimeTime教程搜集.rar

本人搜集到的一些PrimeTime工具的使用教程，包括（PrimeTime使用说明(中文)）PrimeTime基本命令等，使用PT在静态时序分析时能有所帮助，尤其是对于初学者，可以算作PT的入门材料。

2020-08-12

Xilinx_Vivado_SDK_2016.1_0409_1

Xilinx_Vivado_SDK_2016.1_0409_1经检测没有问题，完全可以使用，内含激活文件

2017-12-10

Verilog实现的十进制加减乘除（初学者）

实现的简单的Verilog进行十进制加减乘除，适合初学者。

2017-12-10

空空如也

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