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RSS订阅原创 Verilog状态机参数编码风格
格雷码虽然和二进制码一样占据较少寄存器资源，较多组合逻辑资源，但相邻之间只有1bit不同，消除了路径延迟造成的不稳定；对于多比特比较器每个比特达到比较器时间可能因为布局布线导致路径延时不同，在高速系统中，导致不稳定；独热码每个状态只有1bit不同，节省组合逻辑资源，但状态变量位宽需要较多，占据寄存器资源较多；二进制编码相反，使用较少的状态变量，占据寄存器资源较少，但使用的组合逻辑较多；
2025-03-06 20:48:59
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原创 跨时钟域处理（含同步FIFO，异步FIFO等verilog代码）
整个设计都是使用同一个时钟源，所有时钟的频率和相位都是已知的；时钟之间同频不同相或者频率不同。：在时钟的有效沿（以上升沿为例）到来之前，数据的输入端信号必须保持稳定的最短时间。在时钟的有效沿（以上升沿为例）到来之后，数据的输入端信号必须保持稳定的最短时间。数据不满足触发器的建立时间和保持时间；在规定的时间内无法达到一个可以确定的状态。
2025-03-06 20:47:03
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原创 （verilog）基于MIPS指令集的单周期CPU设计
本实验通过设计和实现一个基于MIPS指令集的单周期CPU，深入理解MIPS指令集架构和单周期CPU的工作原理，理解MIPS指令集的格式，编码以及寻址模式，包括R型，I型和J型指令的特点，利用硬件描述语言Verilog建立单周期CPU内部组成的模型，包括寄存器堆，算术逻辑单元，数据存储器和程序计数器，并描述他们在执行指令过程中的作用和数据流动。
2024-07-28 20:39:46
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空空如也
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