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转载快速上手Xilinx DDR3 IP核----汇总篇（直达链接）

Native接口：快速上手Xilinx DDR3 IP核（1）----MIG IP核的介绍及配置（Native接口）快速上手Xilinx DDR3 IP核（2）----MIG IP核的官方例程与读写测试模块（Native接口）快速上手Xilinx DDR3 IP核（3）----把MIG IP核封装成一个FIFO（上）（Native接口）快速上手Xilinx DDR3 IP核（4）----把MIG IP核封装成一个FIFO（下）（N...

2022-04-15 18:59:50 862

转载 Xilinx FPGA平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了

DDR3设计，保姆式一站式教程，看这一篇文章就够了！鉴于笔者最初接触DDR3时，被MIG那一堆信号搞得一脸懵逼，网上各种查资料的艰难回忆，决定借鉴大佬们的经验结合笔者自己的理解，整理一篇DDR3设计指南，通俗易懂，2小时速成！目录一、DDR3简介二、DDR3的各个时钟频率及带宽分析三、DDR3 IP核（MIG）的使用教程四、DDR3基础篇——读写测试五、DDR仿真篇六、DDR3高级篇——模块复用一、DDR3简介以下内容为DDR3硬件基础，选择重要的进行梳理一下，了解即可

2022-04-13 18:42:12 2984

转载在Vivado 2020.1中用MIG核读写DDR3内存，编译代码时提示Sub-optimal placement错误的解决办法

板子使用的是米联客的XC7A35TFGG484-2的开发板，上面带有256MB的型号为Micron MT41K128M16的DDR3内存。板子上的V4引脚上接了50MHz的晶振。用MIG核来驱动这片DDR3内存。DDR3的运行时钟Clock Period为400MHz（由MIG核自己产生这个时钟，从ddr3_ck_p和ddr3_ck_n引脚输出出来，用来驱动DDR3）：因为PHY to Controller Clock Ratio为4:1，所以MIG核输出的ddr3_ui_clk时钟是400MH

2022-04-07 19:11:38 4636

转载 FPGA逻辑设计回顾（7）多比特信号的CDC处理方式之握手同步

前言每种跨时钟域处理的方式都有其适用范围，例如：两级同步器，用于单比特信号处理，且是从慢时钟域到快时钟域：还有反馈展宽同步方式，用于单比特信号同步，且从慢时钟域到快时钟域：FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题Mux同步器，用于单向同步的多比特同步：FPGA逻辑设计回顾（5）多比特信号的CDC处理方式之MUX同步器异步FIFO用途倒是挺广，但是过于有时杀鸡用牛刀也是多次一举：FPGA逻辑设计回顾（6）多比特信号的CDC处理方式之异步FIFO格

2022-02-09 11:17:22 1594 1

转载 FPGA逻辑设计回顾（5）多比特信号的CDC处理方式之MUX同步器

前言信号的跨时钟传输的方法很多，在上篇专栏中，就说了两种有关单比特脉冲信号的跨时钟域传输问题，FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题，建议大家看看，后面我还会扩展更多的方法。本篇承接上一篇文章，和单比特有点关系，但是是一种处理多比特信号的跨时钟域方法，MUX同步器！一起来看看吧。多比特信号跨时钟域处理的场景与方案多比特信号即位宽不为1的数据，对这种信号进行跨时钟域处理时，我们关注的重点就和单比特信号不太一样了，有的时候我们甚至不再关注源时钟与目的时钟之间的快慢，而是如何

2022-02-09 09:37:33 2176

转载 FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题

前言本文是上一篇文章FPGA逻辑设计回顾（3）多比特信号上升沿检测的设计方式与陷阱？的姊妹篇，都是FPGA以及ASIC设计中再重要不过的设计且应用场景十分广泛，我在以前也分享过类似的设计，但本文在大量参考外文文献的基础上，重新立意，重新组织，相信经过时间与设计经验的积累，会有更清晰更规范的表述。既然是具有分享意义的技术教程，本文分享的RTL设计的原则应是以看得懂、能说明问题为宗旨，不追求复杂隐晦似的“高端大气”。时钟域以及跨时钟域的概念通俗地讲，时钟域就是时钟的管辖范围，在我的管辖范围之内的逻辑

2022-02-09 08:47:42 704

原创截位操作

（2）截位操作　　①在有限字长的情况下，若两个M 位的数相加，其结果就是M +1位；若两个M 位的数相乘，其结果就是2M 位。但在实际的操作过程中，考虑到资源的问题，不能任由相加、相乘操作来增加操作数的位宽，必须进行截断。　　②例如，两个16 位数相乘后，其结果为32 位，如再和一个16 位数相乘，结果就变为48 位，这样下去，用不了几个乘法操作就会使操作数的位宽剧增，所占用的硬件资源也会很多。因此，需要将乘积结果进行截位，寄存在M 位的寄存器中。（3）截位与扩位规范（Verilog...

2020-07-07 15:29:55 2610

原创 uboot readme

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2011-06-18 17:15:00 3704

转载 U-Boot启动过程完全分析

1.1 U-Boot工作过程 U-Boot启动内核的过程可以分为两个阶段，两个阶段的功能如下：（1）第一阶段的功能Ø 硬件设备初始化Ø

2011-06-18 17:08:00 420

转载 U-Boot Makefile分析

注：本帖转自：http://www.cnblogs.com/heaad/archive/2010/07/17/1779806.html 感谢作者：heaad 2.1 U-BootMakefile分析2.1.1

2011-06-18 17:06:00 344

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