SRAM的verilog实现

初夏的雪花

于 2020-04-24 15:01:55 发布

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分类专栏： SoC 文章标签： soc

本文链接：https://blog.youkuaiyun.com/ygyglg/article/details/105731123

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本文详细介绍了使用Verilog实现单端口静态随机存取存储器（SRAM）的设计方法。该模块包括输入时钟、复位信号、片选信号、写使能信号、地址总线和写数据总线，以及输出读数据总线。文章通过两个always块分别实现了写操作和读操作的逻辑，确保了在指定条件下正确地进行数据的写入和读出。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1.single port sram

module single_port_sram
#（parameter D_WIDTH = 8，A_WIDTH = 4）
(
input clk,
input reset_n,
input csen_n,
input wren_n,
input [A_WIDTH-1:0] addr,
input [D_WIDTH-1 :0] wdata,
output reg [D_WIDTH-1 :0 ] rdata
);

reg [D_WIDTH-1 :0] mem [2**A_WIDTH-1:0];

always @(posedge clk or negedge reset_n)begin
if(~reset_n)begin
for (i=0 ; i<2**A_WIDTH;i=i+1)
    mem[i]<={D_WIDTH{1'b0}};
end
else if(!csen_n & !wren_n)
    mem[addr] <= wdata;
end


always@(posedge clk)begin
if(wren_n＆（！csen_n）)
rdata<=   mem[addr];
else
rdata <= {D_WIDTH {1'bz}};
end
endmodule