verilog HDL编码风格---Partitioning（代码分区）

代码分区（partitioning）对实现具有重大影响。 RTL不仅是仿真模型，而且是从中导出物理实现的设计的实际表示。 因此，分区不仅仅是一个功能问题。它会严重影响以下过程：

• Synthesis Quality-of-Results (QOR)
• Synthesis constraints
• Synthesis scripts
• Synthesis compile time
• Static timing analysis
• Floorplanning
• Layout
   

划分建议不应解释为严格的设计规则。 在编写HDL代码之前，了解设计中每个模块的最佳分区策略。 尽早在设计周期中解决分区问题。 通常，一旦确定可以有效地使用Design Compiler命令（分组和取消分组）对设计进行重新分区，建议您修改HDL源代码以反映重新分区。 当然，您将需要通过回归测试来重做功能仿真，这就是为什么要强调对设计进行正确划分的原因。