亚稳态是指在FPGA中，由于不满足触发器的建立时间和保持时间导致输出无法稳定。这一问题可能导致系统不稳定，并且有恢复时间。静态和动态时序分析是常见的分析方法，而四种时序路径包括输入到输出、输入到寄存器、寄存器到寄存器以及寄存器到输出。负建立时间和负保持时间是特殊情况，但两者之和必须大于零以确保正确采样。
亚稳态：触发器因不满足建立时间和保持时间而输出端无法在一个规定时间内到达一个确定的状态。亚稳态问题可以传播，会导致系统不稳定，亚稳态有恢复时间。
两种时序分析方法：静态时序分析和动态时序分析。
四种时序路径：输入到输出，输入到寄存器，寄存器到寄存器，寄存器到输出。
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补充：
负建立时间和负保持时间
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