噪声容限

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#数字信号处理

定义

输入信号上叠加的噪声电压只要不超过允许值，就不会影响电路的正常逻辑功能，这个允许值称为噪声容限（抗干扰能力）

性质

噪声容限越大，抗干扰能力越强。

求解

在这里插入图片描述
VNH高电平噪音容量
VNL低电平噪音容量
VOH输出高电平（min：允许的最小值）
VOL输出低电平（max：允许的最大值）
VIH输入高电平（min：允许的最小值）
VIL输入低电平（max：允许的最大值）
在这里插入图片描述
红色区域均有效，其实就是输入在多大的电压范围不会导致输出出错

求CMOS、NMOS反相器噪声容限+Cadence仿真
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利用Cadence软件设计并求其VTC转移特性曲线； 2. 利用VTC转移特性曲线分别求CMOS、NMOS反相器噪声容限
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一、噪声容限 基本描述 噪声容限（英语：Noise Margin）是指在前一极输出为最坏的情况下，为保证后一极正常工作，所允许的最大噪声幅度 。在数字电路中，一般常以“1”态下（上）限噪声容限和“0”态上（下）限噪声容限中的最小值来表示电路（或元件）的噪声容限。噪声容限越大说明容许的噪声越大，电路的抗干扰性越好。 高电平噪声容限 = 最小输出高电平电压-最小输入高电平电压 低电平噪声容限
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逻辑电平1和0是对某一电平值的抽象。然而实际中，我们会根据不同的逻辑电平给出一定的电压范围，例3.5 ~5 V之间的电平值都可以被认为代表的是逻辑1，而在0~1.5v之间的电平都可以认为代表的是逻辑0。 当一个信号叠加了噪声后，其电平会发生变化，但是叠加多少噪声后器逻辑值会发生变化？逻辑值不会发生变化时，电路所能容忍的最大噪声值就是噪声容限。噪声容限有两种类型：低电平噪声容限和高电平噪声容限。 高电平噪声容限 = 最小输出高电平电压-最小输入高电平电压 = VIL(max) - VOL(max) 低电
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逻辑电平1和0是对某一个电平值的抽象。当电平值为Vdd（例如，Vdd = 5V）时，它被认为是逻辑1。类似地，当电压为0V，则认为是逻辑0。然而，在现实应用中，我们会针对不同的逻辑电平给出一定的电压范围，例如，3.5 ~ 5V之间的电平值都可以被认为代表的是逻辑1，而在0 ~ 1.5V之间的电平值都可以被认为代表的是逻辑0。逻辑1和逻辑0对应的电压范围对于不同类型的电路（如CMOS、TTL）来说是不同的。 当一个信号叠加了噪声后，其电平会发生变化，但是叠加多少噪声后其逻辑值会发生变化呢？逻辑值不发生变化时，
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