手撕Verilog面试题专题——（12）脉冲信号的跨时钟域传输

最新推荐文章于 2025-05-10 15:40:27 发布

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分类专栏：硬件逻辑

本文链接：https://blog.youkuaiyun.com/xvrixingkong/article/details/108837247

本文介绍了一种在不同速度的时钟域间进行脉冲信号传输的方法，包括从慢时钟域到快时钟域及从快时钟域到慢时钟域的传输。通过使用Verilog代码实现，并提供了具体的模块设计与测试bench，同时展示了仿真波形以验证正确性。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

12 脉冲信号的跨时钟域传输

慢时钟域到快时钟域打两拍
快时钟域到慢时钟域

慢时钟域到快时钟域打两拍

Verilog代码：

module BitTrans(
	input 	clkb,
	input	rst,
	input 	din,
	output	dout
);
	reg	[1:0]	tmp;
	always@(posedge clkb or negedge rst)	begin
		if(!rst)
			tmp	<= 2'b00;
		else
			tmp	<= {
   
   tmp[0], din};
	end

	assign dout	= tmp[1];
	
endmodule

testbench代码：

module BitTrans_tb();
    reg     clka;
    reg     clkb;
    reg     rst;
    wire    din;
    wire    dout;
    
    reg [4:0]   count;
    
    initial begin
        clka = 0;
        clkb = 0;
        rst = 0