手撕Verilog面试题专题——（5）占空比50%的偶分频

SincX

于 2020-09-25 20:52:52 发布

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分类专栏：硬件逻辑

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本文介绍了一种使用Verilog语言实现的偶分频电路设计，该设计能够产生占空比为50%的输出信号。通过参数化的模块定义，可以根据不同的需求调整分频系数。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

实现占空比50%的偶分频

Verilog代码：

module evenfreq
#(
    parameter   DivNum = 8
)
(
	input	clk,
	input	rst,
	output	oclk
);

	reg	[DivNum:0]	count;
	reg		        tmp;
	
	always @(posedge clk or negedge rst)	begin
		if(rst)   begin
			count	<= 0;
			tmp		<= 1'b0;
		end
		else  begin
			if(count == ((DivNum>>1) - 1)) begin
			    count <= count + 1;	
			    tmp     <= 1'b1;
			end
			else if(count == (DivNum - 1)) begin
				count	<= 0;
				tmp		<= 1'b0;	
			end
			else
			    count <= count + 1;						
		end
	end
	
	assign oclk	= tmp;

endmodule

testbench仿真文件：

module evenfreq_tb();

    reg     clk;
    reg     rst;
    wire    oclk;
    initial begin
        clk = 0;
        rst = 1'b1;
        #16 rst = 1'b0;
    end
    initial begin
        forever #5 clk = ~clk;
    end
    
    evenfreq freq1(
    .clk(clk),
    .rst(rst),
    .oclk(oclk)
    );

endmodule