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RSS订阅原创 奇偶校验器
奇偶校验器1.1 简介8bit 奇偶校验器。1.2 verilog代码module odd_even_check(din,d_odd,d_even); input [7:0] din; output d_odd,d_even; assign d_odd=^din; assign d_even=~d_odd;endmodule1.3 testbench`timescale 1...
2020-04-06 21:55:23
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原创 一个简单的序列检测器
一个简单的序列检测器1.1 简介一个Mealy型序列检测器。可以检测0101序列，当检测到0101序列时，dout输出为高。1.2 verilog代码module detector_Mealy(clk,rst_n,din,dout); input clk,rst_n,din; output reg dout; reg [1:0] pre_state,next_state; para...
2020-04-05 16:45:04
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原创 一个简单的五进制加法计数器
一个简单的五进制加法计数器1.1 verilog代码module counter_fsm(clk,rst_n,Z);input clk,rst_n;output reg Z;reg [2:0] pre_state,next_state;parameter s0=3’b000,s1=3’b001,s2=3’b010,s3=3’b011,s4=3’b100;always@(posedg...
2020-04-04 21:47:58
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原创 一个简单的状态机
一个简单的状态机1.1 简介有限状态机的方式实现011010序列信号产生器1.2状态转移图1.3 verilogHDL 代码module sequence_signal_fsm(clk,rst_n,dout);input clk,rst_n;output reg dout;reg [2:0] pre_state,next_state;parameter s0=3’b000,s1...
2020-04-03 22:02:19
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原创 4bit扭环形计数器
扭环形计数器1.1 verilog HDL codemodule twisted_counter(clk,rst_n,dout);input clk,rst_n;output reg [3:0] dout;always@(posedge clk or negedge rst_n)if(!rst_n) dout <=4’b0000;else begindout<={do...
2020-04-03 19:41:18
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空空如也
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