xiaoxiao_rabbit的博客

Vivado创建封装自定义ipVivado进行逻辑设计，经常需要自定义一些模块module，如果模块经常用到把它封装为ip核是更好的选择。另外vivado将带有ip核的HDL module加入到Block design中十分麻烦，我参考一些方法进行最后仿真却报错不通过了。所以仔细设计module后把其封装成ip，再导入Block design是一个真正行得通的方法。封装自定义ip核有很多方法：1、把当前工程封装为ip；2、把指定目录的设计文件封装为ip；3、把Block design封装为ip；4、

转自：https://www.cnblogs.com/ylsm-kb/p/9068449.html一、分析由于是异步FIFO的设计，读写时钟不一样，在产生读空信号和写满信号时，会涉及到跨时钟域的问题，如何解决？　　跨时钟域的问题：由于读指针是属于读时钟域的，写指针是属于写时钟域的，而异步FIFO的读写时钟域不同，是异步的，要是将读时钟域的读指针与写时钟域的写指针不做任何处理直接比较肯定是错误的，因此我们需要进行同步处理以后仔进行比较　　解决方法：加两级寄存器同步 + 格雷码（目的都是消除亚稳

同步fifo的Verilog实现转自 https://www.cnblogs.com/ylsm-kb/p/9055510.htmlFIFO是一种先进先出的数据缓存器，他与普通存储器相比：　　优点：没有外部读写地址线，这样使用起来非常简单；　　缺点：只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。根据FIFO工作的时钟域，可以将FIFO分为同步FIFO和异步FIFO。同步FIFO是指读时钟和...

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。本文链接：https://blog.youkuaiyun.com/weixin_43708615/article/details/101670579Libero_SoC_v12.2_win软件及License下载安装教程前言一、Libero_SoC_v12.2_win软件下载二、Libero_S...

近期调试程序，对状态机的逻辑梳理没什么问题，但是实际运行时，总感觉状态机不是按照设定逻辑跳转运行，甚至出现了，没有A条件符合的情况，也跳转到只能条件A才能进入的状态机。 以前不相信FPGA的状态机也会有跑飞的情况，chipscope信号抓取发现确实跑飞。 从夏宇闻老师那里搜到跑飞的可能原因：两种可能：1）状态机的输入信号与本地时钟不同步，出现了冒险竞...

转载自电子发烧友：http://www.elecfans.com/d/975425.html。目前多数FPGA芯片是基于 SRAM的结构的， 而 SRAM 单元中的数据掉电就会丢失，因此系统上电后，必须要由配置电路将正确的配置数据加载到 SRAM 中，此后 FPGA 才能够正常的运行。常见的配置芯片有EPCS 芯片 （EPCS4、EPCS8、EPCS16、EPCS64、EPCS128），...

Xilinx FPGA上电时序分析与设计由技术编辑于 星期五, 11/29/2013 - 13:24 发表 http://xilinx.eetrend.com/article/6102摘要：提出了由于FPGA容量的攀升和配置时间的加长，采用常规设计会导致系统功能失效的观点。通过详细描述Xilinx FPGA各种配置方式及其在电路设计中的优缺点，深入分析了FPGA上电时的配置步骤和...