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RSS订阅原创 芯片设计的关键路径
在芯片设计中，关键路径是指从芯片的输入到输出，经过逻辑门和布线等环节，延迟最长的路径。关键路径决定了芯片的最高工作频率，对芯片的性能和功耗有着至关重要的影响。确定芯片的关键路径通常要借助静态时序分析（STA）工具，同时结合芯片设计的各个阶段来完成。
2025-04-10 23:13:36
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原创 芯片后仿真如果setup时间不足怎么办
在芯片设计的后仿真中，若出现建立时间（setup time）不足的问题，意味着数据在时钟信号有效沿到来之前没有足够的稳定时间，可能会导致数据采样错误，影响芯片的正常工作。
2025-04-09 15:53:12
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原创 网表 SDF 仿真中常用的编译选项
这个存档文件包含了仿真过程中的各种信息，例如仿真的时间、仿真对象的状态、信号的值等。在一些旧的仿真工具版本或特定的设计流程中，负时序检查的处理方式与新版本有所不同，存在潜在问题，因为标准单元输出为确定状态，可能不会影响后续电路的执行，容易遗漏一些违例信息，所以需要对仿真的日志文件中的违例信息进行详细筛查。的值也不会改变，不会影响 UDP 的输出，也就避免了标准单元输出不定态，保证了标准单元输出状态的确定性。会发生变化，进而可能影响到模拟触发器行为的 UDP 中的真值表行为，导致触发器模型输出不定态。
2025-04-07 21:05:07
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原创 执行后CleanUnique 和MakeUnique状态转换
由于最初缓存行处于脏状态，CleanUnique 操作完成后，虽然其他缓存副本已无效，但当前缓存行中的数据相对于主内存依旧是脏的，即数据已被修改且尚未同步到主内存。同时，RN0 获得该缓存行的独占权。综上，在 CHI 协议下，RN 无论是初始状态为 SD 执行 CleanUnique 操作，还是初始状态为 SC 执行 MakeUnique 操作，最终缓存状态变为 UD，都是为了满足 RN 独占访问和修改数据的需求，同时保障缓存一致性和状态标记的准确性，从而优化多处理器系统的数据访问和整体性能。
2025-04-06 20:51:21
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原创 axi3和axi4的区别
AXI3 和 AXI4 是高级扩展接口（Advanced eXtensible Interface）的两个不同版本，主要区别如下：
2025-04-04 10:01:07
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原创 CEVAXC4500学习笔记--PMSS
Program Memory Subsystem程序内存子系统(pss)由local memory和可选的cache memory组成。pss为core提供来自本地内存、缓存或外部内存的指令。pss支持本地ram的ECC (Error Correction and Detection)，为系统提供额外的健壮性。pss既可硬件配置，也可软件配置，因此硬件和软件设计者都完全控制它的结构、功能和性能。pss通过将指令放置在local memory或者在a locked cache 中，支持高度可预测的执
2025-03-29 17:27:55
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arm 架构DDI0487L-a-a-profile-architecture-reference-manual
2025-04-06
空空如也
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