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AD931多芯片同步

用AD9361实现数据接口，并做FFT计算，通过网口UDP协议传输给PC，在matlab中获取网口UDP数据并显示。从而实现一个简单的信号频谱分析

解决AD9361数据端口没有数据的问题

如果修改AD9361的射频频率

描述如何用verilog实现ad9361的profile设置

前面讲到每个profile由16个8bit寄存器组成,TX和RX的定义是一样的，下面列出RX profile每个寄存器的定义：REG0 ~ REG4以及REG12[3:0]实际上是3个参数，lo_int( Integer Word)，lo_frac(Fractional Word)，lo_div(VCO Divider)，射频频率计算公式如下：freq=REF_PLL*(lo_int+lo_frac/8388593)/(2**(lo_div+1))其中freq指工作的射频频率,REF_PLL指PLL

AD9361正常更改射频频率需要设置一些寄存器，然后开启VCO校准，等待锁定。这个过程时间是比较长的，大概在37us~508us之间。如果你的系统是一个跳频的TDD系统，那相当于每个时隙都要浪费这个时间等待VCO锁定。为了解决这个问题，就需要用到Fast Lock功能。简单点说就是提前校准好每个频点，保存校准结果，下次要用的时候直接调用这个结果。这样子，每次切换频率到射频锁定的时间，就可以控制在10以内。前面提到保存校准结果以及调用结果，需要一个媒介，这个媒介叫profile。每个profile包含16个

参考文件《AD9361 Interface Spec v2.5.pdf》AD9361和FPGA的数据接口如下图中红色框标识。可以配置为CMOS模式和LVDS模式。根据不同的带宽需求，可以配置为不同的模式，如图：大部分情况下，设置为2T2R，DDR Bus，Dual Port Full Duplex模式，这种模式最大化使用了AD9361的资源，并且可以覆盖大部分其他模式的功能。如下图所示：收数据接口时序图如下：发数据接口时序图如下：根据以上模式选择，就可以写代码了，代码如下图：modu

直接贴代码module ad9361_init( input clk, input arst, output reg read, output reg write, output reg [9:0] address, output reg [7:0] writedata, input [7:0] readdata, input wait

首先查看一下，上一章我们生成的脚本文件fdd_600m：//************************************************************// AD9361 R2 Auto Generated Initialization Script: This script was// generated using the AD9361 Customer software Version 2.1.3//********************************

生成配置脚本是非常重要的一个环节，是后续所有操作的基础，下面按步骤介绍：第一步：安装AD9361 Evaluation Software 2.1.3具体安装步骤就不截图了，点击setup.exe，一直下一步就可以了。第二步：打开软件，点击Run Project Wizard第三步：物理通道和收发通道设置AD9361包含2路收和2路发，每路发可以选择2组物理通道中的一组(A或者B)作为最终的发射通道。每路收可以选择3组物理通道中的一组(A或者B或者C)作为收通道。每个物理通道都有最佳的工作频段，因

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