光电也是电的博客

原创 FPGA通信之VGA与HDMI

VGA模块分为：pll，crl（决定何时输出可视区像素数据）， pic（可视区像素数据定义）

原创 分频电路设计

时序电路设计通用方法也可以使用序列生成器的同样设计方法， 一个移位寄存器和一个各触发器反馈构成的反馈电路， 列出反馈真值表就可以设计D0对于计数器分频方法的理解，对于N分频， 那么计数器从0记到N-1，一个计数循环是时钟周期的N倍，这就是N分频信号的周期， 接下来我们做的是划分占空比， 最简单的就是在计数器中间翻转一次， 对于偶分频，在（N/2-1）翻转， 刚好50占空比；对于奇分频，N为奇数， 因此在（N-1）/2翻转，而且必须额外翻转一次， 选择在读0时翻转即可。

原创 序列检测器

每次加入新的位，让当前序列左移一位并添加+新值， 有点类似于迭代的概念， 因此不需要计算现在具体的数值， 而是利用状态机来判断输出。1）输入的数据是否可以被3整除， 可以即输出1， 不可以即输出0。对于并行数据直接 （a%3==0）？2）必须要求是串行输入。

原创 FPGA/IC 笔面试准备

原创 FPGA 通信协议（URAT SPI I2C）

1、串口通信模块设计的目的是发送数据，因此需要一个数据输入端口2、本质是数据的并转串输出3、1位低电平标志开始， 1位高电平标志结束4、控制信号： 工作使能5、发送完成信号（提示一个数据帧发送完毕）6、 波特率我们以参数的形式传入， 具体端口信息查看代码7、 内部有两个核心的计数器， 一个用于计数波特率对应系统时钟数， 一个用于计数准备输出的data位。

原创 FPGA 入门

FPGA 基本了解。

原创 NE555流水灯系统

②由于C1连接到了2脚Trigger，2脚低于1/3 Vcc时，3脚的输出为高电平，而7脚为高阻态，所以C1继续通过R1、R2充电，直到C1的电压达到2/3 Vcc。C1从1/3 Vcc充电至2/3 Vcc的时间即为充电时间，公式为 t1 = 0.693 · (R1 + R2) · C1。③C1达到2/3 Vcc后，超过了6脚的阈值，因此3脚输出变成低电平，7脚变成低电平。④C1电压低于1/3 Vcc后，触发2脚Trigger，从而3脚输出变成高电平，7脚变成高阻态，返回上述第2步。

原创 谐振,滤波概念

被这些个概念困惑很久了, 一直没有下定决心去解决, 现在我为了了解TEA5767的pll原理一定要搞懂!!

原创 模电复习计划

它采用差分电压输入，产生单端电压输出。它可以对输入信号进行放大以及加、减、乘、除、微分、积分等数学运算，现多应用于信号放大功能。运算放大器的差分输入包括一个正相输入电压与的反相输入电压，理想的运算放大器只放大两个电压的差，这就是所谓的电压。运算放大器的输出电压基本公式由下式给出：其中： Ado无限大。

原创 数字收音机项目回顾

"这是我大学期间完成的基于STC8H8K64U单片机的数字FM收音机项目，是一个将硬件设计、嵌入式编程和人机交互结合的综合性实践。"项目目标是实现一个能自动搜台、频道切换并显示频率的数字收音机，主要技术要求包括：使用单片机硬件I2C接口与TEA5767收音模块通信、利用定时器和外部中断处理用户输入、通过LCD1602实现交互界面。"我开发过一个基于STC8单片机的数字收音机，通过I2C控制TEA5767模块实现FM接收，LCD1602显示频率。

原创 同步/异步 FIFO

的用途，比如：在10个clk里，可能前5给clk是写，这时候后级模块在处理其他的，来不及读，所以先用一个fifo存起来，后5个clk不写了，读出来。同步FiFo写数据时，主机输出写信号和data即可，读数据时则需要发送读信号和接收返回的data。读写指针设计：读写指针地址互不干扰且通过更新永远指向最新数据地址，通过指针能判断空满。4. 空满判断（组合逻辑，保证能在读写操作后及时反馈）那就是1深度就可以了，就是个寄存器就可以了。3. FIFO内部剩余数据计数。如果写一个读一个还需要16深度的。

原创 跨时钟域处理CDC

如果数据不满足触发器的建立时间和保持时间，或者在复位过程中时序不满足，从而使得触发器的Q输出端口存在一定时间的状态不稳定。1. 条件，支持多bit的CDC跨时钟域处理，还可以支持跳变的多bit数据。数据的实际结束时间：Tclk1+Tco+Tcomb+Tcycle。数据的实际开始时间（到达D2）：Tclk1+Tco+Tcomb。数据需要的开始时间（最迟）：Tclk2+Tcycle-Tsu。建立时间裕量：数据需要的开始时间-数据的实际开始时间。保持时间裕量：数据的实际结束时间-数据需要的结束时间。

原创 笔试题准备

UART接口：通用异步收发器（Universal Asynchronous Receiver/Transmitter)，UART是串口收发的逻辑电路，这部分可以独立成芯片，也可以作为模块嵌入到其他芯片里，单片机、SOC、PC里都会有UART模块。COM口：特指台式计算机或一些电子设备上的D-SUB外形(一种连接器结构，VGA接口的连接器也是D-SUB)的串行通信口，应用了串口通信时序和RS232的逻辑电平。（Capture Edge） 接收数据的时钟沿（默认是下一个周期的上升沿，多周期约束可调整）。

原创 Verilog-HDLBits-前面部分题目回顾

乘积和（Sum-of-Products）意味着使用每一行真值表的一个N输入与门（AND gate），以检测输入何时与每一行匹配，然后再使用一个或门（OR gate）来选择那些结果为'1'的行。在上述示例中，当输入匹配第2行、第3行、第5行或第7行时，输出为'1'（这需要一个4输入的或门）。如果输入匹配第2行，则x3=0，x2=1，x1=0（这需要一个3输入的与门）。（输入是___）时，（输出应该是___）”。这通常与顺序编程问题的思考方式相反，在顺序编程中，首先关注输入，然后决定行动（或输出）。

原创 Verilog-HDLBits-CS450

历史缓冲区，作用就是记录最近跳转的信息，供预测器使用。值得注意的就是当发生预测失败，需要冲刷流水线，在预测失败之后的预测（younger）都需要从历史缓冲区中冲刷掉。

原创 Verilog-HDLbits-tb编写

4. Verilog不允许在同一个声明语句中混合不同位宽的变量，除非显式地为每个变量指定类型和位宽。1. tb不需要写input、tb需要调用子模块、initial对于clk的编写方法。2. 输出特定波形，这里需要output ，可能是因为没有调用子模块。块中被赋值的变量类型，因此在。类型的变量是唯一可以在。

原创 Verilog-HDLBits-debug题目-每一个坑我都踩半天

3. 位宽分配、变量与子模块名重复、选择器拓展方法与位分配。5. 避免out/valid数据锁存。1. 位宽分配、逻辑运算自动补位。

原创 Verilog学习-HDLBits-状态机-调用子模块-未解决

最后一个bug,计时不准,但是前几次仿真工作循环都是正确的,在这个工作循环内仿真却少了一个时钟周期,我不明白为什么会出现这种情况,前面仿真中包括了count=1,e;都没有问题为什么在这里出错了?求指教

原创 Verilog学习-HDLBits-状态机(2025/4/3)

感觉我似乎对状态机有更深的理解了,状态机的状态其实就是可能性的排列组合,在组合数少的情况下,根本没有必要给状态起名,起名意味着概括,概括意味着背后会有复杂的电路关系。

原创 Verilog学习-HDLBits-状态机-二进制补码生成器-米利机

现在我打算用米利机实现功能,对于状态划分有些许疑惑,从状态机功能角度考虑,无非就是对输入取反与否两种状态,但是在Moore机中额外加入了一个状态(第一次遇到1),但在功能上它应该和第一种状态一样(保持不变),它的作用就是描述机器第一次读取到了1,现在把他俩合并了,相比于Moore就实现了快一个周期但这题似乎mealy和Moore界限不是很清晰?

原创 Verilog学习-HDLBits-状态机-二进制补码生成器

【代码】Verilog学习-HDLBits-状态机-二进制补码生成器。

原创 2的补码(解释为什么用负数补码进行运算)

关于2的补码 - 阮一峰的网络日志

原创 Verilog学习-语法错误记录

Verilog常错语法

原创 Verilog学习- HDLBits-状态机-UART协议

的题卡很久，但都是因为很多小毛病：位宽分配有问题（对于三位，最多计算到8-1），少提交一个信号（奇偶校验时的in），状态划分有问题（空闲态，准备态，信号态，奇偶校验态，停止态，错误态），中间寄存器应该在空闲态恢复初始，停止态（代表正确工作完毕）应该判断是否转准备态，否则会漏一拍。思路就是继续划分状态,接收态b,接收态c,接收态d;这里划分为:空闲态,准备态(接收信号低),接收态(8个信号),决策态(判断结束信号是否为高),错误态,正确态(其next应该与准备态一致,保证连续工作)。因此这两种状态也要区分;

原创 Verilog学习-HDLBits-状态机-HDLC协议

再次总结两种风格，第一种从。）但是我认为这种方式不利于读取帧之间的有用数据.代码如下。），第二种风格比较容易理解，状态图如下，，我用了两种风格去写状态机，对于第一种风格，，抛弃插入位，读到结束帧，错误状态）另外第一种风格状态分配还可以继续更改。出发（空闲，读到起始帧，读取有用。（即开始帧与结束帧合并为。信号的组合用计数器包含。定义拓展为空闲态受到。现在不止包括有用信号。