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RSS订阅原创 ZYNQ学习（AX7Z020B）_PS定时中断
SCU Timer计数↓计数到0↓产生Timer中断↓GIC(中断控制器)↓CPU收到IRQ↓↓找到对应中断号↓↓↓主循环检测到变量变化。
2026-06-01 21:40:25
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原创 ZYNQ学习（AX7Z020B）_程序固化
普通的FPGA一般是可以从flash启动，或者被动加载，ZYNQ的启动是由ARM主导的，包括FPGA程序的加载，ZYNQ启动一般为最少两个步骤，在UG585中也有介绍：Stage 0 :在上电复位或者热复位之后，处理器首先执行BootRom里的代码，这一步是最初始启动设置。BootRom存放了一段用户不可更改的代码，当然是在非JTAG模式下才执行，代码里包含了最基本的NAND，NOR，Quad-SPI，SD和PCAP的驱动。
2026-05-30 22:34:48
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原创 ZYNQ学习（AX7Z020B）_体验ARM 裸机输出“hello world“
可以看到BANK的MIO引脚通过QSPI_CS线只连接到一个FLASH上，说明其为Single SS 4bit IO；因为以太网接口（尤其是 MII、RMII、RGMII）工作频率较高，需要更快的引脚驱动速度来保证信号边沿足够陡峭，从而满足时序要求和信号完整性要求。FSBL 是 Zynq 上电后运行的第一段软件，负责初始化硬件（尤其是 DDR 和 FPGA），然后加载并启动用户程序。8.连接FCLK_CLK0到M_AXI_GP0_ACLK的作用是？9.FSBL是什么，为什么要生成fsbl文件？
2026-05-30 21:30:31
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原创 ZYNQ学习（AX7Z020B）_初识与软件安装
ZYNQ系统的硬件系统和软件系统的设计和开发需要用到一下的开发环境和调试工具：。Vivado设计套件实现FPGA部分的设计和开发，管脚和时序的约束，编译和仿真，实现RTL到比特流的设计流程。Vivado并不是ISE设计套件的简单升级，而是一个全新的设计套件。
2026-05-28 16:02:34
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原创 Implementation and Reuse of a Digital Oscilloscope Based on STM32F407 and FPGA
In the previous article, we discussed how to use an FPGA to create a signal generator (DDS). There is another detailed article on FPGA-based DDS covering the same topic. This time, we will explain how to use an STM32F407 series board to communicate with an
2025-08-18 17:42:42
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原创 基于STM32F407与FPGA的数字示波器的实现与复用
上一篇我们讲到如何使用FPGA制作一个信号发生器（DDS），有一篇同样内容写的很详细的，这篇我们就讲讲如何用STM32F407系列板子通过SPI与FPGA进行通信，并外接显示器和键盘来绘制外来信号。
2025-07-13 22:04:58
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原创 基于FPGA的数字信号发生器（DDS）在软件上的实现与复用
首先，要完成这个目标，我们必须知道组成一个示波器所需的模块和这些模块的原理。。当待测信号接入示波器，在经过模拟前端的预处理（滤波，衰减，隔离，阻抗匹配等）后，来到了示波器内置的（常见 8-bit／10-bit）中 ，ADC将对外部模拟信号数字化，实时地存储到FIFO/DDR里，然后经数字信号处理后显示在示波器的屏幕上。而是负责控制波形绘制的方式的，通常有好几种方式；而时基模块则是负责将满足触发条件的波形数据写入双口RAM中。
2025-06-08 16:40:36
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空空如也
空空如也
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