wo___fu的博客

自定义IP的makefile与官方IP的makefile部分内容不一致，需要修改自定义IP的makefile，参考如下（主要是修改。学习FPGA自定义IP核章节时，使用AXI接口创建IP导入到Vitis后编译出现错误。

assign 定义的组合逻辑只能对 wire 类型赋值，而且必须是阻塞赋值；always、initial 定义的逻辑只能对 reg 类型赋值。的参数都默认为 wire 类型，TestBench 必须使用 wire 类型作为输出。always 模块中使用相同的赋值方式；同一变量不要在不同的 always 语句赋值。Verilog 的语句执行分为并行执行和顺序执行，执行方式取决于模块语句的赋值方式。阻塞赋值的语句为顺序执行，非阻塞赋值的语句为并行执行。