智能EDA小白从0开始 —— DAY9 Verilator

Verilator 概述

Verilator的工作原理主要基于将硬件描述语言（HDL）如Verilog或SystemVerilog的代码转换为C++/SystemC代码，并生成可执行的仿真模型。以下是Verilator工作的详细步骤：

代码转换：

Verilator首先读取Verilog或SystemVerilog源代码文件，然后将其转换为C++/SystemC代码。在这个过程中，Verilator会分析HDL代码中的逻辑结构，并将其映射到C++/SystemC的语法和语义上。
转换后的C++/SystemC代码保留了原HDL代码的逻辑功能，但采用了高级语言的表达方式，这使得仿真过程更加高效，并且能够利用高级语言的优化技术和并行处理能力。

构建仿真环境：

转换完成后，用户需要编写一个C++的wrapper文件，该文件提供了一个main入口，用于执行对例化的设计的类的操作。这个wrapper文件会包含对Verilator生成的C++/SystemC类的实例化，以及仿真过程中的控制逻辑。
用户还可以根据需要编写激励文件，用于对仿真模型进行输入激励，并观察输出响应。Verilator提供了顶层模块输入/输出引脚的接口，使用户能够直接对顶层模块的输入信号赋值或读取其输出信号。

编译和仿真：