40、高效VLSI布局分区与测试数据压缩技术解析

高效VLSI布局分区与测试数据压缩技术解析

在超大规模集成电路（VLSI）设计领域，布局分区和测试数据压缩是两个关键环节，它们对于提高芯片设计的效率和降低成本起着至关重要的作用。本文将深入探讨两种相关技术：一种是用于VLSI布局的单调楼梯二分法的启发式算法，另一种是基于二进制算术运算的片上网络（NoC）测试数据压缩与解压缩方案。

1. VLSI布局分区算法

1.1 算法时间复杂度分析

该算法在最坏情况下，每个层次结构的处理时间为$O(nk)$。构建BAG（一种平面图）的过程需要$O(n)$的时间。由于MSC树近乎是平衡二叉树，其深度（即层次结构的高度）为$O(log V)$。因此，该算法的总时间复杂度为$O((n + nk) log n)$，即$O(nk log n)$。

1.2 实验结果

为了验证算法的正确性和效率，研究人员在MCNC和GSRC Hard布局基准电路上进行了测试。这些布局使用ParquetFP工具生成，并对部分与IO焊盘有连接的网络进行了修改，仅考虑连接数$t ≥ 2$且不包含IO焊盘的修改后网络。

套件	电路	块数	原始网络数	修改后网络数
MCNC	apte	9	97	44