23、高速、低抖动和快速捕获的CMOS鉴相鉴频器及ILP在组合电路输入向量控制中的应用

高速、低抖动和快速捕获的CMOS鉴相鉴频器及ILP在组合电路输入向量控制中的应用

1. 高速、低抖动和快速捕获的CMOS鉴相鉴频器

1.1 引言

锁相环（PLL）广泛应用于通信、时钟相位同步、频率合成、无线系统、数字电路、高性能微处理器系统、磁盘驱动电子设备和数据恢复电路等领域。基于电荷泵的PLL因其结构简单、与CMOS兼容以及低相位噪声特性而备受关注。然而，对高频运行、低功耗和低抖动PLL的需求日益增长。鉴相鉴频器（PFD）是PLL的重要组成部分，它能检测参考时钟（fref）和分频器输出的反馈时钟（fb）之间的相位差和频率误差。理想的PFD应具有零死区，以改善相位噪声性能并减少杂散信号。死区是指PFD在相位特性中无法检测到的小相位范围，会在PLL稳态时产生较大抖动。

常见的PFD类型包括三态线性D - FF型PFD、传统鉴相鉴频器（conPFD）、预充电型鉴相鉴频器（ptPFD）、零相位偏移的ncPFD、π弧度相位偏移的改进ncPFD和TSPC - PFD。传统PFD（con - PFD）的最大工作频率受复位路径约六个门延迟的限制，而nc - PFD和TSPC - PFD是另外两种高速PFD。ncPFD几乎没有死区且能在高频下工作，但有四个输出状态；TSPC - PFD由于只有三个门延迟，与传统PFD相比，死区小、功耗低且工作频率高。

1.2 PFD电路描述

三态线性PFD使用可复位的DFF和一个与门，其状态图和波形如图所示。FF1和FF2对输入时钟信号的上升沿做出响应，占空比不重要。PFD有三种可能的状态：
- 零状态 ：fref与fb同步，UP和DN都是非常短的脉冲。