Quartus
不安定因子
这个作者很懒,什么都没留下…
展开
专栏收录文章
- 默认排序
- 最新发布
- 最早发布
- 最多阅读
- 最少阅读
-
quartus常见错误集锦
Error: Top-level design entity “Verilog1” is undefined 原因:顶层模块的module名没有和工程名同名 解决方法:把顶层模块 module名改成和工程名同名,菜单Assignments -> Settings… 打开后点击第一个General选项里,在Top-level entity标签指示下的编辑框里输入你的VHDL文本里的实体名字就O原创 2016-11-24 20:43:29 · 5354 阅读 · 0 评论 -
译码器模块
3-8译码器(控制LED) 4-7译码器(控制数码管)原创 2016-11-27 18:11:33 · 1591 阅读 · 1 评论 -
计数器模块
计数器模块: 简单的0-9计数器 时间基准电路 和 带使能的多周期计数器 带清零和暂停功能的0-9.9s秒表原创 2016-11-28 20:12:02 · 2298 阅读 · 0 评论 -
helloworld:基于Qsys的第一个Nios II系统设计
实现FPGA平台上的“Hello World”原创 2017-04-09 15:03:21 · 7175 阅读 · 0 评论 -
探索 DDS 和 EDA 工具
探索 DDS 和 EDA 工具原创 2017-04-25 14:24:03 · 938 阅读 · 0 评论 -
再次探索定点数——单个信号的缩放和多个信号的叠加
1、正弦信号的合成1.1 signal tap原创 2017-05-23 16:03:25 · 680 阅读 · 1 评论 -
探索定点数
探索定点数原创 2017-04-25 13:42:41 · 764 阅读 · 0 评论
分享