wflsyf的博客

ctrl+o 可快速打开该工程下的文件夹ctrl+g 对modelism中的波形进行自动分类alt+鼠标左键 可进行列操作

case:就是常规的语句所有情况都要考虑。casez:这个语句下对被判断语句中的z不关心，只考虑除z以外的值。casex:在这个情况下，被判断语句中的z和不稳态都是不考虑的，只需要考虑0和1。例如：在4’b0010和4’b0011想要把从右到左第一次1的位置标出来，就可以用casez ,写成zzz1这样就表示第一位，zz1z就表示第二位这样类推。...

可能是在赋值后，没有加延时，例如：在以下代码中，forever的最后一个O的值根本就没赋值上，因为一赋值，就被下一个循环的ascii=“E”;重新赋值了，所以导致赋值无效，在仿真中就没有O。forever begin ascii="E"; #(`clk_per); ascii="L"; #(`clk_per); ascii="L"; #(`clk_per); ascii="O";

module top_module(input [2:0] a,input [2:0] b,output [2:0] out_or_bitwise,output out_or_logical,output [5:0] out_not);assign out_or_bitwise=a|b;assign out_not={b,a};assign out_or_logical=a||b;endmodule

这个模块的名字写的有问题，改成出错中显示的名字。

将原来fpga50M的分频处理计算，用来确保动态显示数码管时序localparam CLK_DIVIDE = 4'd10 ; // 时钟分频系数10reg [ 3:0] clk_cnt ; // 时钟分频计数器reg dri_clk ; // 数码管的驱动时钟,5MHzalways @(posedge clk or negedge rst_n) begin if

可能是实例化时，在输出上加上了reg，取消后错误消失。

原因是key key_c实例化时，错误。前者应该为模块名字而不是文件名。