weixin_71258425的博客

原创 Assign 总结

魏家明 Verilog 编程艺术 p86-87。过程连续赋值（附加的赋值）：assign/deassign和force/realease；J.BHASKER夏宇闻/甘伟 译 Verilog HDL入门 第三版 p128-130。特点：可以改写所有的过程性赋值语句对变量进行的赋值；功能：assign属于过程性连续赋值语句；过程赋值：用于对Variables的赋值；连续赋值：用于对Nets的赋值；