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原创 Cuk电路详解

Cuk 变换器，它的输入与输出均有电感，即输入输出电流均连续，因此，Cuk 变换器不仅是一种具有学术研究价值的 DC/DC 变换器，在特定领域中，Cuk 变换器也是一个很具创意、应用价值很高的变换器拓扑。继续减小输出电流 Iout 时，某一时刻电感 L1的电流小于零（电感 L1电流出现负值表示电流反向流动，这是由于耦合电容器的储能导致的），当电感 L1电流负值的最大值的绝对值与电感 L2 电流的最小值正好相等，即二极管电流为零，且此时恰好 t = Ts ，变换器工作在电流临界连续工作状态；

2023-06-30 22:08:22 2275

原创功放的ABCD类

B类功放在工作时，晶体管的正负通道通常是处于关闭的状态除非有信号输入，也就是说，在正相的信号过来时只有正相通道工作，而负相通道关闭，两个通道绝不会同时工作，因此在没有信号的部分，完全没有功率损失。小信号放大器的输入信号幅度很小，而且输出的变化幅度也很有限，如图所示，Ic以及Vce在各自的静态工作点(ICQ、VCEQ)上、下有限的范围内变化，而ClassA放大器不同，如图所示，为了获得最大限度的功率输出，它的Ic以及Vce都都在各自的极限范围内进行变化，对于Ic来说，这个极限范围是0~Ic(sat);

2023-06-30 22:04:20 780

原创 Versal GTY - 如何在 IP 集成器中将单工 TX / RX 核合并到多个 Quad

要为 Versal 的多个 Quad 创建收发器设置，建议从 Transceiver Bridge IP 开始，在其中选择所需的设置，然后交由 Vivado 通过块自动化设置来为此设置创建必要的 Quad。此设置将采用单个含 12 条通道的 Aurora RX 核（12Gbps 和 RPLL）和 3 TX 核（各含 4 条通道）。如果要使用另一个 Quad 的各条通道，则需要手动更改到另一个四通道的连接（已高亮）以及时钟信号和控制信号。可看到，块自动化设置会选择下一个 Quad 以连接 4 条通道。

2023-06-29 22:08:19 193 1

原创如何解决 MPSoC 万兆以太网应用中 UDP 接收丢包问题

重新测试后结果如上图所示，丢包率大大降低，实际传输速度也达到了设定值，使用 mpstat 命令监控传输期间的 CPU 状况，发现 CPU0 的软中断占用时间降低，而 CPU1~3 的软中断占用升高，可以看出实现了负载的分配，但是从总体来看，四个 CPU 的总负载升高，说明 RFS 还是有一定的额外工作开销。在本文的测试中 Board side 上运行了三个 iperf 服务端在三个 CPU 上，RFS 可以将发给某个服务端的数据包的部分处理工作交给这个服务端对应的 CPU 执行，以此平衡工作负载。

2023-06-29 22:04:40 313 1

原创 Versal System Monitor (Sysmon)：过热告警行为

此问题在 Vivado 2021.2 中已得到修复，OT 告警默认将通过“Error Management”（错误管理）发出 SRST。在 CIPS GUI 中已对 Versal System Monitor 过热 (OT) 告警进行了说明。在低于 Vivado 2021.2 的版本中，可对此问题采用如下变通方法，即更新 pmc_data.cdo 文件来手动更改错误响应。但在 Vivado 2021.1.2 及更低的版本中，当 OT 断言有效时，Vivado 并不会自动实现错误响应。

2023-06-29 22:03:46 177 1

原创 Vivado Hardware Debug 技巧-如何在 IBERT 眼图上添加模板

IBERT 完成设置后，单击 Generate Bitstream 生成 Bit 文件，并下载到器件。在 Vivado 的 IP Catelog 中找到 IBERT，此处以 UltraScale Plus 系列的 GTY 为例，注意 Versal GTM 不再单独提供 IBERT，需要通过 GT Wizard 来实现。标准协议的规范中一般都对眼图模板都有详细的规定，使用 IBERT 完成眼图扫描后，通过设置一些参数，即可让 Vivado 自动将模板画到眼图上，具体操作步骤如下。a. 打开眼图模板属性。

2023-06-29 22:03:10 584 1

原创在Vitis中通过 PSU DDR 执行 MicroBlaze 应用

此操作适用于硬件配置。我们可以使用“Generate the Output Products”（生成输出文件）、“Create the HDL wrapper”（创建 HDL 封装文件）和“Generate the Bitstream”（生成比特流），然后导出硬件。最适合我们的用例的配置为“01”，其中 MicroBlaze 将保持处于复位状态，直至我们准备就绪为止。退出复位时，MicroBlaze 将从 MicroBlaze 配置中的 C_BASE_VECTORS 参数内指定的存储器地址提取其指令。

2023-06-29 22:02:54 242 1

原创第1章 Xilinx新一代UltraScale结构（1）

PLL比MMCM的特性要少得多，在一个时钟管理单元内的两个PLL，其基本上是为专用的存储器接口电路提供必要的时钟。一个CLB包含一个切片（Slice），每个切片提供8个6输入的查找表，16个触发器，切片中的查找表（Look Up Table, LUT）按列排列。从图中可以看出，基本的结构是由表示分段时钟行和列的CR块构成，CR以一个单元的方式排列，从而就可以构造出行和列。每个CLB的切片内有16个存储元素，其中的每一个存储元素都可以配置为边沿触发的D触发器，或者电平触发的锁存器。

2023-06-28 23:07:44 1270 1

weixin_70842275的博客