chuy700-优快云博客

原创 Vivado2018.3——BRAM Generator和BRAM Controller的深度设置小坑

此外，我自己还发现了两点可以参考的小坑。

2025-11-11 23:42:13 450

原创 ZYNQ7020——CARRY4、IDELAY进位原语使用时的坑点

触发信号进入 CARRY 链必须在同一 SLICE 内产生（不用经过一般路由）输出必须尽可能离开 CARRY4 时不经过全局/长线FABRIC，仅用局部快速路径。FABRIC长线TDC（时间数字转换器）（这下知道为什么了，人家只需要一个触发的逻辑，为的就是测触发时间的长度）高精度相位捕获测量事件时间差。

2025-11-07 00:24:52 1034

原创 Milk V DUO S 官方例程mailbox:[root@milkv-duo]~# ./mailbox_test c906b: cmd.param_ptr = 0x2 c906b: cmd.pa

问题结果你现在的现象remoteproc 未启用Linux 不会启动 M0不存在 ✅设备树没写 M0 loaderLinux 不知道要加载哪个固件为空 ✅所以现在的镜像 →只有 Linux，没有 RTOS。；自己根据板子的型号在ubuntu上或者别的什么上编译完整的镜像；然后重新烧录即可。

2025-11-03 17:13:58 507

原创使用嘉立创在进行等长调节的时候可以拉出框，但是结果上都没有实现调节怎么回事？

应≥走线宽度的 1~2 倍（否则工具无法放置）。应 ≥（走线宽度 + 最小间距）* 2 左右，根据自己的来，比最小间距小；

2025-10-19 10:58:20 255

原创嘉立创考试86.5一次性通过（含部分题答案+解析）

可以参考：嘉立创PCB工艺加工能力范围说明-嘉立创PCB打样专业工厂-线路板打样

2025-10-09 12:40:15 1475

原创 ZYNQ7020:VIVADO+SDK PS端设计，UART打印失败、重新产生bsp问题

可以试着用以下代码先测试下，记得在SDK Terminal 加号那里绑定一下端口，波特率115200；本人也是从SDK一路排查到blaock design，结果发现是DDR配置不对，主函数根本没运行起来；而PS 端的 ARM 处理器依赖 DDR 作为主要工作内存;建议排查顺序：1.右键bsp 看board configuration;里面的2.检查完PS端问题，大概率是硬件端有误；看一下block design3.UART的MIO口，这个板子是MIO14-15;

2025-07-25 09:55:15 910

原创 FPGA——ZYNQ7020学习日记（PS端）4（开始PS控制VGA显示）

我们的整体VGA显示分为几步：比如先导入VIDEO TIMING CONTROL来做对输入数据的时序“对齐”，这里开源骚客写的很详细，先用了一个虚拟IO（VIO)来作为输入，导入了一个简单的RTL模块（当VTL的使能信号有效时，RGB_DATA_OUT就接收来自VIO的RGB_DATA_IN);接着，我们要把VIO替换掉为DMA+PS端的模块（即输入数据变成了PS端处理过后的，被DMA读取）DMA 有两个 AXI 流端口。一个是 AXI 主流（M_AXI_MM2S），对应于READ通道。

2025-07-16 11:19:35 1190

原创 FPGA——ZYNQ7020学习日记（PS端）3

当时例化写好的呼吸灯模块的时候，有一个问题就是：在模块实例化时，将寄存器变量slv_reg0直接连接到子模块的输入端口，这在某些综合工具规则中不被允许。需要改为使用线网类型（wire）进行连接。

2025-07-06 13:39:53 1053

原创 FPGA——ZYNQ7020学习日记（PS端）2

EMIO（Extended Multiplexed I/O）是Zynq架构中连接处理系统（PS）和可编程逻辑（PL）的关键通道；EMIO非常简单，就是信号线的一个直连；在我们学系PS端初期控制信号/中断/状态标志都会用到。我在跟着野火来学EMIO的时候，这里遇到了一个坑，就是在设置EMIO的时候，EMIO属于BANK1，电平是1.8V（据说赛灵思是为了传输稳定的考虑）；默认是3.3V，如果这里没改过来的话，后面开始SDK设计的时候就会出现大片报错——可能导致未定义；

2025-07-05 16:47:38 1309

原创两台电脑实现文件共享——解决没有权限访问的问题

控制面板打开网络共享中心点击高级共享，点击网络被发现和访问权限开启状态，再右击老电脑上的需要共享的文件夹，选择共享，选择特定用户，访问者选择everyone，再点击应用确定，最后在新电脑上的网络选项就可以看到文件夹了；里面没有发现已经共享的文件夹，可以在键入框手动输入：（一般是\\旧电脑用户名\文件夹位置）；授予权限给everyone，就又可以了！此类问题，可以去发送端电脑右键你要发送的文件夹。此外，如果一开始接收端电脑（新电脑）的。用户名guest,密码空，记住凭据；

2025-07-02 11:20:27 873 1

原创 FPGA——ZYNQ7020学习日记（PS端）1

所有外设的基地址所有外设的设备ID（用于驱动初始化）。中断ID（时钟频率。等等。对照这个文件和你的Vivado Block Design，理解地址是如何分配的。

2025-07-01 23:57:39 1014

原创 FPGA——ZYNQ7020学习日记7

支持多设备，双总线，速度快，通过上拉电阻实现开漏输出等；野火针对四种工作状态来解说：3的数据读写状态里面——采用主从通信方式（FPGA为主机设备）单字节地址的写操作和双字节地址不同（分别对应上下两张图），页写操作类似，数据量更多而已；随机读操作、顺序读操作等见视频82P。

2025-06-29 12:34:22 424

原创 FPGA——ZYNQ7020学习日记6

系统框图的实现：分为了PLL锁相环生成9MHz指定频率时钟的模块；图像生成模块；图像控制模块：这里有点绕——图像控制模块所要接受的像素信息由图像生成模块产生；但是图像生成模块需要坐标信息来生成图像，这一部分又是由图像控制模块来产生的。

2025-06-28 17:24:07 620

原创 FPGA——ZYNQ7020学习日记5

对应野火PL端的第20个项目 20_dds，用到了DA;必须要说明的是，野火这里的信号发生器只具有选择波形的功能（联合按键消抖模块、按键选择功能）来选择四种波形；而它们的频率、相位是被写死的（500HZ和pi/2)重点说下这F_WORD,P_WORD两个量怎么算的——一个通俗的、直观的理解，频率越高，采样越密集，也就是说单次累加的少，但是加的频繁对吧；在相同的地址递增序列下，更大跨度的数据序列；

2025-06-28 00:20:12 524

原创 FPGA——ZYNQ7020学习日记4

用到了上一篇的方法：其实对着框图关系来敲还是比较好梳理的，主要是涉及到在一个窗口时间里面两个信号时钟的计数——cnt_clk_test和cnt_clk_stand;//else if((cnt_gate_s== CNT_RISE_MAX)||(CNT_GATE_S_MAX)) gate_s<=~gate_s好像不太行，也有可能是我的或写成了与；软件闸门的控制，还有闸门下降沿的捕获（这个方法适用于所有）：?即对需要捕获下降沿的信号做一个寄存器延迟，然后把这两路信号做一个与操作（一个1一个0）

2025-06-26 22:39:59 373

原创 FPGA——ZYNQ7020学习日记3

个人感觉这个老师讲的很好，很细致很认真，从画框图到源文件，testbench，到怎么看仿真结果，具体上板子验证都很到位。而且不会满嘴跑火车讲小话。其实学习IP核的时候源文件反而非常好写，只要搞清楚几个端口的含义直接实例化调用就可以了；反而testbench非常难写，需要模拟各种边界条件（满/空/同时读写），数据比对，错误注入等；

2025-06-23 00:03:43 582

原创 FPGA——ZYNQ7020学习日记2

这样在0~999s的999个阶段内，比如第2阶段，cnt_1s=2,那么当在这一秒内的0~2ms内，cnt_1ms<cnt_1s,我们就让led亮着；顶层模块引用了某个子模块或IP核，但Vivado找不到它的定义文件（.v / .vhd）或编译后的表示（.xci / .bd 生成的网表）。3，其他时候（即上一级时钟没有满的时候），它保持旧值，维持一段时间，直到时钟需要跳转。将顶层模块及其所有引用的子模块、IP核、库元件连接起来，构建完整的、可仿真的设计层次结构。库）中的元件，但库没有被正确添加或编译。

2025-06-21 22:07:14 485

原创 FPGA——ZYNQ7020学习日记

注意与vivado的关联：比如Notepad,在环境变量中添加。

2025-06-20 17:32:50 476

原创图灵完备-一把线，像挂面--常见问题总结

所以，我们的加法器的输入，当然不能只有输入元件，还要有寄存器的结果（因为加法在执行的过程中是会用到上一步加法的旧值的），但是我的加法器只有两个口，肯定不能一股脑全部接到加法器A+B的A\B口；有短路的风险（这一关非常多的短路，放在第三点来讲），我们再加两个开关（数据选择器我想也可以），用来选择输入的导通去向，同时，我们让输入（“水龙头”）一直开着，这就解决了启用的双龙头指挥紊乱的问题。因为寄存器的输出都是不一样的，但是为了表达加法的结果，我们如何统一、又不短路的输出结果呢？不会矛盾，所以可以连接。

2025-04-01 23:14:48 885

weixin_70800824的博客