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RSS订阅原创 GaN HEMT 的“第三层“：电流崩塌与动态导通电阻，是怎么被造出来的
所以 Fe 浓度、缓冲层厚度、以及沟道层与缓冲层之间的间距，需要在"缺陷抑制"和"动态性能"之间精细折中。轻载效率看起来还不错（电流小、功耗小），一旦上到中大电流，导通损耗 P = I²·R 就会突然抬头，效率曲线出现"塌陷"，客户会得出"GaN 也就那样，不如用 Si 超结"的错误结论。当器件工作在高频开关状态，漏极到源极的电压切换得非常快，边缘电场、漏极边缘电场会向缓冲层"注入"电子，这些电子被陷阱俘获，形成带负电的空间电荷区，把缓冲层"撑开"，同时把耗尽层从势垒层向下挤压到 2DEG 里面去。
2026-11-12 17:38:21
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原创 从一粒 ZnO 晶粒到一道浪涌防线：压敏电阻的结构与工艺拆解
Pr 系晶界更稳定、能量密度更高、更适合小尺寸高可靠场景，但烧结窗口窄、工艺难度大，价格也高。这跟"电源小型化"是天然矛盾的——所以工程师才会去做 GDT+TVS+MOV 的三级配合，让 MOV 只承担中段能量，而不是一个人硬扛全部。漂移超标的直接剔除。或模压包封，厚度要够（爬电距离、防潮），且要与陶瓷热膨胀系数尽量匹配——否则温度循环几千次后，包封层与陶瓷界面开裂，湿气进去，漏电流爬升。排胶不彻底，残碳会在烧结时还原晶界，把漏电流做大——很多"明明配方没变但漏电流就是偏高"的批次问题，根子在这里。
2026-11-12 17:37:26
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原创 IPM智能功率模块:把栅驱动“焊“进功率器件,让变频设计省心一半
典型IPM对外只留十几根脚:VCC(驱动电源)、COM(控制地)、3路上桥的VB/VS/HO、3路下桥的LIN/LO、FAULT、NTC两端。下桥关断、上桥要导通时,这个电容就给上桥HVIC和栅极供能。低压侧(一般600V/1200V平台)在一个封装里集成上下桥各3相,共6个IGBT,每个IGBT反并联1个FRD续流二极管,这就是一个完整的三相逆变桥。外置驱动方案里,栅极回路走PCB散线,寄生电感常有几十nH,开关瞬间dV/dt耦合进Cgd,很容易在关断时把Vgs顶过阈值造成误开通,或产生巨大Vds过冲。
2026-11-06 10:52:10
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原创 沟槽栅 + 场截止：一颗现代 IGBT 的剖面里，藏着多少工艺功夫
IGBT 的耐压很大一部分死在终端上，这一步的注入剂量和退火曲线，决定了器件是"标称 650V"还是"实际能扛 700V"。它的作用很巧：在靠近发射极一侧形成一个小小的浓度台阶，把电子流"堵"一下，让空穴在这一侧堆积起来——等于在不加厚漂移区的前提下，把近发射极的载流子浓度人为抬高。介质层的作用是把栅极多晶硅和发射极金属隔开——这一步看着平淡，但它的厚度和台阶覆盖质量，直接决定了器件的耐压和长期可靠性。把集电极做"透明"，注入比降低，存储的少子总量就少，尾巴就短。——这一步做不好，寄生晶闸管更容易闩锁。
2026-11-06 10:51:04
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原创 MCT——给晶闸管装上 MOS 栅极的“理想开关“为何折戟
在 n- 漂移区表面，先做 p 基区扩散（硼），再用同一窗口或更窄窗口做 n+ 阴极扩散（磷/砷），利用两次扩散结深差形成靠近表面的晶闸管阴极结和 MOS 沟道区。当你给"导通"电压（对该 p-MOS 是开启电压），它把 p 基区与 n+ 阴极连通，等效于向 p 基区注入空穴、触发 NPN/PNP 再生，器件点火导通。：它的源极接 n+ 阴极，漏极接下方的 p 基区，栅极是平面多晶硅。它把"晶闸管的导通 + MOS 的驱动"两头的好处都占了，却卡在"开关速度"和"关断可靠性"两个死穴上。
2026-10-29 11:54:18
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原创 集成门极换流晶闸管（IGCT）：把 GTO “硬驱动“到极限的功率开关
GTO 是"厚 P 发射极 + 局部关断"，IGCT 是"薄透明发射极 + 缓冲层 + 整片硬关断"。结构上的这点减法，决定了后面工艺和性能的全部不同。
2026-10-28 18:01:40
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原创 共源共栅（Cascode）功率器件：让 SiC / GaN “兼容“你的硅栅驱动
默认状态（Si MOS 栅=0 V）下，Si MOS 关断，整条串联支路断开，无论上层 WBG 多"想导通"都没电流通道——整体是关断的。在同一片 4H-SiC 外延上：先长漂移层 → 浅硼（SiC 里用 Al）注入做 LV Si MOS 的 p-well → 干氧 + NO 退火长栅氧（SiC 栅氧界面态是公认难点）→ 多晶硅栅 → 再做 HV JFET 的 p 栅环与垂直沟道 → 金属互连层把两器件内部串接 → 背面减薄 + 镍硅化物漏极。两者的电气接法是：高压 WBG 器件的。
2026-10-28 18:00:58
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原创 从一块硅片到一片漂移区：功率MOSFET的外延层，到底是怎么“长“出来的？
器件层管"怎么开"，衬底管"怎么送"，中间那片外延管"能扛多高、能过多顺"。这三层里，只有外延层是"整片长出来"的，也是唯一一层可以在不改变设计的前提下、靠材料工艺直接改善性能的。
2026-10-22 10:27:15
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原创 达林顿功率晶体管：两颗 BJT 的灵魂合体
表面做 PSG/BPSG 或 SiN 钝化防 Na+ 沾污（钠污染会让 B-E 漏电流飙升，高温下达林顿最容易翻车），背面减薄、金属化做集电极电极，塑封或 TO 金属封装。工艺上是在基区表面做铝-硅或 PtSi/TiW 硅化物接触，利用 SBD 低导通压降（~0.3V）抢在 PN 结之前导通，把 Q2 的集电结钳在浅饱和。这一步是达林顿从"慢吞吞"变"还能用"的关键工艺旋钮。这意味着你给基极喂 1mA，它能灌 10A 负载电流——这种"以小博大"的能力，正是达林顿存在的根。耐压越高，外延越厚、掺杂越低。
2026-10-21 16:39:03
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原创 双向功率MOSFET：背靠背结构如何把“单向开关“变成“理想二极管
先看简单的形态：封装内两颗分立 MOS，本质就是两颗标准功率 MOS（外延、双扩散、栅氧、金属化那一套，咱们之前平面/沟槽/超结几期都拆过），只不过在封装里把漏极共连、栅极共引。而需要导通时，把两个栅极一起拉高，两个沟道同时打开，电流从 A 经沟道→公共漏→沟道→B 顺畅流过，导通电阻是两颗 Rds(on) 串联（或单芯片里的两个半胞串联），远比肖特基的 Vf 小。——结深、横向扩散、掺杂浓度有一丝偏差，两边的 Vth 和 Rds(on) 就不一致，双向导通电阻就不平衡，电流会偏向一边走，热点集中。
2026-10-20 10:32:56
191
原创 沟槽MOS：U型槽与V型槽
这不是故意设计，而是等离子刻蚀的物理机制决定的——离子从上方入射，侧壁被钝化层保护，底部持续被离子轰击，最终形成U型（垂直侧壁+平底）。V型槽则需要完全不同的刻蚀工艺。
2026-10-15 10:49:55
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原创 逆导型IGBT
也做了文章——把部分元胞的n+源区去掉、只留p-body（或做成专门的二极管元胞），甚至在正面形成阴极、背面形成阳极的互补布局，让正背面都形成"IGBT胞 + 二极管胞"的混合结构。正面的沟槽、p-body图形与背面的P+/N+岛位置必须精确对应——如果对准偏差过大，就会出现局部"该短路的地方没短路、该注入的地方注不进"的情况，轻则参数离散，重则失效。减薄后硅片极脆，后续每一步都要防碎片，这是良率的关键战场。此刻，背面金属=二极管的阴极，正面的p-body=二极管的阳极，n-漂移区=二极管的基区。
2026-10-14 15:35:14
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原创 一颗 MOSFET 如何“看见“自己流过的电流？——拆解 SenseFET（电流检测功率 MOSFET）
更麻烦的是，它测的是"回路里的电流"，对快速短路（比如 bridge shoot-through）反应慢，还容易被寄生电感干扰。在大电流（几十安）的 Buck/LLC 输出、电池充电、电机驱动里，几毫欧的 shunt 一年下来是实打实的效率和发热。时，把主源极区和采样源极区的金属分开，中间留出可靠间距，防止电迁移和短路。你只要在采样源极到主源极之间接一个小电阻（或直接进采样放大器），测到 I_sense，乘以比例 N，就得到了总电流。拆完结构和工艺，我们看它落到电源上的价值，这才是工程师真正关心的。
2026-10-13 17:48:21
158
原创 导通电阻Rds(on)拆解：从沟道到漂移区，每一毫欧是怎么“长“出来的
这就是平面MOS Rds(on) 天生偏高的根源，也正是它后来被沟槽MOS取代的直接原因：沟槽结构把栅极"埋"进硅里，沿垂直方向形成沟道，那条碍事的颈部干脆不存在了。所以同样是"5mΩ"，一颗30V的管子和一颗600V的管子，这5mΩ花在了完全不同的地方。同样电流下，Rds(on)越小、损耗越低、散热压力越小，就能用更小的封装、更少的散热铜箔。平面MOS里，两个P-body之间会留下一条N型的"颈部"，电流必须从这条窄路挤过去，这就是 R_JFET。前面讲的是"器件"，现在回到我们最关心的"电源"。
2026-09-24 10:19:47
158
原创 MOSFET雪崩特性与UIS考核：从PN结击穿到电源可靠性设计
步骤 工艺 对雪崩的影响1. 外延 CVD N- on N+ sub 决定BVdss基础、雪崩均匀性2. P-body B注入+推进扩散 形成雪崩结、决定R_body基础值3. P+注入 高剂量B注入+RTA 降低R_body、短路寄生BJT ★最关键4. N+ Source As注入 寄生BJT发射极、配合源极短接5. 栅氧 干氧热生长 栅极控制质量、间接影响雪崩瞬态6. 多晶硅栅 LPCVD+光刻+RIE Cgd耦合影响雪崩dv/dt。
2026-09-23 10:26:29
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原创 从沟道到开关损耗：功率MOSFET寄生电容的物理起源与电源设计指南
电容物理结构位置线性/非线性随Vds变化Cgs栅氧 + 重叠栅-源基本线性几乎不变Cgd栅氧(JFET区)栅-漏强非线性剧烈变化(↓)CdsP-body/N- PN结漏-源非线性1/√V递减记住这个表，后面所有的开关动态分析都是从这里出发的。
2026-09-22 10:31:20
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原创 光伏组件级MLPE功率优化器DCDC：25年寿命+IP67+雷击，怎么设计才不“翻车“？
2024年全球MLPE（功率优化器+微逆）年增长30%+，市场$5B+SolarEdge（市占率70%+）、Enphase（北美第一）、华为、阳光、固德威、昱能股份（中国领先）中国分布式光伏（户用屋顶）爆发，2025年累计装机量突破500GW每块光伏组件配1个MLPE，每户10-20块组件 = 10-20个MLPE/户为什么MLPE是DCDC的"金矿"？数量大：全球年新增MLPE 1000万+，中国分布式光伏爆发推升需求寿命长：25年设计寿命（光伏板寿命25年，MLPE必须匹配）可靠性溢价。
2026-09-18 16:16:14
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原创 电助力车E-bike 36V/48V系统DCDC设计：振动/宽温/防水/长寿命怎么破？
2024年全球E-bike年销2000万+，中国是最大生产国（雅迪、爱玛、九号、小牛、台铃）欧洲市场年增30%+（博世、Shimano、Yamaha主导高端）美国市场年增40%+（Trek、Specialized主导）一辆E-bike需要5-8路DCDC：仪表/灯具/BMS/控制器/GPS/防盗/充电为什么E-bike是DCDC的"金矿"？数量大：年销2000万+辆，每辆平均5-8路DCDC = 1.5亿颗DCDC芯片/年可靠性溢价。
2026-09-18 16:15:00
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原创 USB PD3.1 EPR快充里的DCDC次级电源：140W功率是怎么“塞进“65W体积的？
2021年USB-IF发布USB PD3.1 EPR（Extended Power Range），电压扩展到28V/36V/48V/240V，功率上限240W苹果MacBook Pro 16（2023起）标配140W，是EPR的首个旗舰示范2025年全球PD快充市场$15B+，年增25%+，中国市场占比60%+为什么GaN和DCDC工程师特别兴奋？因为EPR不只是把电压抬高，它要求同样体积下功率翻倍、发热减半65W时代：普通硅MOS+反激QR（开关频率65-100kHz）
2026-09-18 16:14:10
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原创 功率BJT：被遗忘的功率器件“祖师爷“——从双扩散工艺看懂整个功率半导体家族
1）开关频率的天花板——存储时间。BJT是少子器件，导通时基区存了一堆电荷，关断必须先等它们复合完（ts），这决定了双极型开关电源的工作频率长期被压在20~40kHz，变压器又大又吵。MOSFET是多数载流子器件，栅压一撤沟道即断，没有存储时间，频率直接跳到几百kHz甚至MHz，变压器缩到指甲盖大。少子存储 vs 多子瞬断——这是BJT时代和MOSFET时代的分水岭，也是今天SiC/GaN敢跑MHz的物理前提。2）驱动功率的账。
2026-09-09 11:35:00
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原创 肖特基和PN结“合体“了：JBS/MPS结势垒肖特基二极管，结构+工艺一次拆透
JBS是多数载流子器件，正向导通时没有少子存储，关断时根本不存在"先抽走存储电荷再断流"的过程，反向恢复电荷Qrr几乎为零。更重要的是它的VF随温度上升而增大（正温度系数），多颗并联时电流会自动均分，不存在硅双极器件那种"越热越导通、越导通越热"的正反馈。代价是：正向导通时它的体电阻是压降的大头，所以"耐压越高的二极管，VF越难做低"这个规律就是它造成的。外延时的掺杂浓度和厚度控制直接决定耐压等级，SiC外延对缺陷（尤其是会造成漏电的致命缺陷）要求极严，这是SiC器件成本高的第一个原因。
2026-09-03 11:57:42
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原创 晶闸管（SCR）：四层PNPN的“自锁开关“，结构与工艺一次讲透
正向阻断时：J1、J3正偏，J2反偏，耐压全靠J2扛，耗尽区主要往轻掺杂的N1里扩。所以N1的厚度和电阻率决定了器件的电压等级——和MOSFET漂移区设计是同一个逻辑，只是这里没有沟道、没有栅氧化层。要关断，只能把阳极电流降到维持电流IH以下，或者靠交流自然过零换流，再或者用辅助电路强制换流。晶闸管不参与高频开关，但它在电源系统里的角色，恰恰是MOSFET/IGBT干不了的。晶闸管没有栅氧、没有沟道刻蚀，核心工艺是。，思路和MOS工艺很不一样。
2026-09-02 11:22:22
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原创 GaN栅极工艺：E-mode实现路径与可靠性设计
对比维度p-GaN栅凹槽栅实现常关的核心机理p-GaN空穴耗尽2DEG物理去除AlGaN降低2DEG关键工艺Mg外延生长+p-GaN刻蚀AlGaN凹槽刻蚀+ALD栅介质工艺复杂度较高（MOCVD p-GaN步骤）极高（凹槽深度精确控制难）Vth一致性较好（由p-GaN厚度决定）较难控制（刻蚀均匀性）栅极漏电较低（p-n结有阻断作用）较高（栅介质完整性挑战）栅极可靠性（正向耐压）+7V左右（受p-n结限制）取决于栅介质质量动态Rds(on)退化钝化质量决定。
2026-09-01 11:22:33
278
原创 欧创芯推文：TVS瞬态电压抑制二极管——电源端口的“防弹衣“是如何造出来的
TVS虽小，却是电源系统可靠性设计的"守门员"。纳秒级击穿，远快于压敏电阻（μs级）动态电阻小，钳位电压接近击穿电压可承受多次脉冲，不老化（对比压敏电阻）表贴封装，适合高密度PCB重掺杂、大面积PN结结构 → 低串联电阻、高电流承受能力精确掺杂控制 → 稳定的击穿电压、精准的钳位特性台面隔离、多单元并联 → 灵活的功率等级设计SiC/GaN新材料 → 更高电压、更快速度、更强功率。
2026-08-27 18:07:04
188
原创 MOSFET体二极管——藏在身边的“隐形主角“
体二极管不是单独制造的，它是MOSFET工艺流程的"副产品"。我们以典型的功率MOSFET（VD-MOS）工艺为例，看体二极管在哪些步骤形成。体二极管的特性不是"设计目标"，而是工艺选择的"副作用"。：只看 R_ds(on) 和 V_DS(max)，忽略体二极管参数。：体二极管在死区时间内"托住"电流，避免电压尖峰损坏器件。在同步整流Buck、H桥、三相逆变器中，体二极管承担。：体二极管的反向恢复特性，是它"惹麻烦"的根源。体二极管导通后关断，会产生。
2026-08-26 11:22:48
177
原创 同样是GaN，为什么有的卖50块，有的卖500块？——GaN器件的“出身“决定性能天花板
在聊衬底之前，我们先解决一个根本问题：GaN功率器件的核心竞争力到底是什么？答案藏在一个物理概念里——二维电子气（2DEG, Two-Dimensional Electron Gas）。在传统的Si MOSFET里，导通沟道靠的是反型层。栅极加电压，在P型Body区表面感应出N型反型层，电子在里面跑。这个沟道是"后天制造"的，需要栅极持续供电才能维持。而GaN HEMT（High Electron Mobility Transistor，高电子迁移率晶体管）完全不一样。
2026-08-25 12:52:56
221
原创 深沟槽MOS：把“沟槽“做深做窄，电源损耗还能再降一截
光刻定义出沟槽区域，然后长一层SiO₂ / Si₃N₄ 硬掩膜。深槽刻蚀对软光刻胶"撑不住"，必须靠硬掩膜当刻蚀阻挡层。
2026-08-20 10:16:08
230
原创 硬核解析快恢复二极管（FRD）：从结构到工艺，再到电源效率的完整逻辑
开关频率 > 100kHz → 必须选FRD低于这个频率，普通整流管还能凑合；超过100kHz，反向恢复损耗将成为主要损耗来源。看trr指标，更要关注Qrrtrr是恢复时间，Qrr（反向恢复电荷）才是真正决定损耗的物理量。相同trr下，Qrr越小越好。高频应用优选Qrr < 0.5μC的FRD。Vf和trr的trade-off是选型核心如果是低压大电流同步整流（如12V/20A输出），优先选低Vf（<0.9V）的FRD；如果是高压高频（如PFC电路），优先选低Qrr和短trr。
2026-08-18 15:28:20
264
原创 IGBT：MOS与BJT的“混血“之王——结构拆分与工艺密码
IGBT经过多年演进，主流结构分为四大类：穿通型（Punch-Through，PT）、非穿通型（Non-Punch-Through，NPT）、场截止型（Field Stop，FS）、以及更先进的沟槽栅+场截止型（Trench + FS）。p+掺杂浓度直接决定了注入效率——浓度越高，注入的空穴越多，电导调制越强，导通压降越低。具体来说，IGBT在MOSFET漏端增加了一个p+注入层（集电极侧），当器件导通时，p+层向n-漂移区注入空穴，与电子形成电导调制效应，使漂移区电导率大幅提升，导通压降显著降低。
2026-08-13 10:45:34
250
原创 从“续流那一下“说起：肖特基二极管 vs PN结二极管，结构、工艺与电源性能的完整逻辑链
在4H-SiC上做肖特基（Ni/Ti势垒+退火），轻松做到600V/1200V/1700V，且保留"无少子存储"的优势。低压高频场景（消费电子、通信电源副边），SBD把"导通损耗+开关损耗"两头都优化，效率（尤其轻载和中载）明显改善。——在硅里掺金/铂（Au/Pt）或做电子辐照，引入复合中心，故意缩短少子寿命，让存储电荷更快消失。反向关断时，这些存着的少子不能被瞬间抽走，必须先反向流出去（反向恢复电流），等存储电荷清空、结恢复阻断能力后，电流才真正归零。要理解性能差异，先看"内部长什么样"。
2026-08-12 16:26:23
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原创 从SiC材料到SiC MOSFET：为什么这颗芯片能重塑电源行业？
问题在于：SiC/SiO₂界面的质量远不如Si/SiO₂——SiC表面存在大量的悬挂键和碳残留，导致界面态密度高（Dit约10^11~10^12 cm^-2·eV^-1），沟道迁移率被严重压制（通常只有硅MOSFET的1/3~1/5）。SiC MOSFET的栅极电荷（Qg）通常比同规格硅MOSFET更小（因为栅氧化层更薄、沟道更短），加上SiC更高的电子迁移率（尽管被界面问题压制，仍比硅IGBT好很多），其开关速度可以做到硅MOSFET的2~3倍，开关时间（tr/tf）降到20~30ns级别。
2026-08-06 15:35:47
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原创 SGT-MOS：屏蔽栅沟槽结构如何让导通损耗“躺平“
在SGT结构中，由于屏蔽栅帮漂移区分担了电压压力，漂移区的掺杂浓度可以比传统沟槽MOS高得多（高50%~100%以上），同时耗尽层宽度受横向P型区（P-well/P柱）的约束，不需要很厚。SGT的P型柱把电场"压平"了，让整个漂移区都能承受高电压，同样的耐压下可以用更高掺杂浓度的漂移区，Ron自然降低。理解SGT，你就能理解为什么"器件结构"和"制造工艺"是一枚硬币的两面——好的结构设计需要精密的工艺来落地，而工艺的边界也在不断推动结构设计的创新。，看看在SGT基础上，工程师们是怎么把Ron压到更低的。
2026-07-31 11:03:36
556
原创 沟槽MOS（Trench MOSFET）——把电流“直译“成效率的秘密
你可以把沟槽MOS想象成在一块硅片上竖起了一排排"栅栏"，每根栅栏都是一个微型MOSFET的栅极，无数根并联，电流从栅栏之间的"过道"垂直通过。反型层中的电子要在氧化层界面附近运动，如果界面有大量缺陷（ dangling bond），电子会被散射，迁移率大幅下降，最终表现为Rds_on升高、器件效率降低。JFET区域对电流有"夹窄"效应，导通电阻中的JFET分量占总Rds_on的30~50%，这是平面结构的固有问题，无法从根本上消除。，在同等芯片面积下。，槽的侧壁上生长氧化层，然后填充多晶硅作为栅电极。
2026-07-29 10:11:12
275
原创 拆开LD-MOS：横向器件的结构秘密与制造工艺
如果不把这个P+区引出来，P-body的电位会"漂浮"——当器件工作时，P-body/源极之间的PN结可能正偏，形成门锁（Latch-up）通路，导致器件异常导通甚至损坏。光刻机的最小线宽是有限的，而双扩散可以在光刻分辨率之外，通过杂质浓度分布的"软"控制，得到更精确、更短的沟道长度。由于漂移区承担全部耐压，要做100V的LD-MOS，漂移区必须足够厚、足够轻掺杂，导致导通电阻很大。氧化层下方的硅表面电场会被氧化层"抑制"——因为氧化物的介电强度比硅高，同样的电压在氧化层里产生的电场更小。
2026-07-28 11:43:36
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原创 从硅到碳化硅与氮化镓：宽禁带半导体如何让电源效率与功率密度实现飞跃
SiC 解决的是"高压下的导通损耗"问题；GaN 解决的是"高频化缩小体积"的问题。材料物理特性（禁带宽度、击穿电场）↓器件结构设计（薄外延、低寄生电容）↓器件性能参数（低Rdson、低Qg、高Eoff）↓DCDC 拓扑效率（导通损耗↓、开关损耗↓）↓系统级收益（效率↑、功率密度↑、散热压力↓）选一颗好器件，不是在选参数表上的数字，而是在理解这个数字背后，材料给了它多大的"天赋上限"。这也是为什么我们一直在追踪 SiC 和 GaN 的进展——它们不是"更贵的替代品"，而是。
2026-07-21 11:57:02
377
原创 MOSFET结构演进：平面→沟槽→超结，功率密度的三次跨越
LDMOS的"双扩散"指的是：先扩散一层P型区，再扩散一层N型区，两者的结深差形成一个天然的短沟道——这让LDMOS可以在不依赖光刻线宽的情况下，做出极短的等效沟道长度，适合高频。平面MOS的沟道宽度受制于光刻精度，沟槽MOS的沟道是垂直的——你可以在单位芯片面积上"堆"出更多的沟道等效宽度。平面MOS（Planar MOSFET）是最经典的MOSFET结构，栅极制作在硅片表面，呈平面状铺开，电流在栅极下方的P型体区和N+源区之间，沿着表面水平流动，再垂直流向漏极。SGT的屏蔽栅可以在漂移区形成。
2026-07-15 10:46:58
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原创 功率MOSFET的结构演进：从平面到超结，每一次变革如何让电源性能飞跃
结构创新 → 器件性能改善 → 开关/导通损耗变化 → 电源系统级影响平面MOS → 基础开关功能，但JFET拖累Rdson → 高压时导通损耗大 → 电源效率低、体积大沟槽MOS → 消除JFET，Rdson大幅降低 → 导通损耗下降 → 低压电源效率显著提升SGT → 屏蔽栅降低Cgd → 开关损耗下降 → 可提高频率 → 被动元件缩小 → 电源小型化VD-MOS → 双扩散精确沟道 → 中高压Rdson优化 → 工业电源效率"基本合格"
2026-07-14 16:52:48
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