- 博客(6)
- 收藏
- 关注
RSS订阅原创 多比特跨时钟域不能打拍实现同步
这种多bit信号的跨时钟域处理的方式实际上是针对数据逐次加1或者逐次减1的地址数 据,这种地址数据转化为格雷码之后,其连续数据之间只会存在单bit信号的变化,这 种方式就会将多bit的问题变成单bit的问题。在行为级别的RTL代码最终都会被综合工具映射 成门级代码,针对多bit的信号进行布局布线的时 候,必须严格保证相应的同等长度的布局布线。多比特跨时钟域时，需要多比特路径进行同步等长但是综合工具无法保证多bit信号的每一个单独bit的路径都分毫不差,会导致数据出现错误。两级同步D触发器打两拍不行。
2026-01-29 13:59:43
69
原创 Xilinx FPGA 型号通用结构
以下是示例： XC7A100T-2FGG484I│ │ │ │ │ └── 温度/质量等级 (I: 工业级)│ │ │ │ └────── 封装类型 (FGG484)│ │ │ └───────── 速度等级 (-2)│ │ └─────────── 逻辑规模 (100T = 约100K逻辑单元)│ └─────────────── 系列 (7A = Artix-7)
2026-01-29 13:56:10
713
原创 ZYNQ Linux petalinux指令以及工程创建显示【自用】
cd usr/lib/ 可以看到交叉编译工具。使用 Zynq 架构模板初始化项目。petalinux-package --boot --fpga --u-boot /../../ --fsbl 是指定从中的uboot文件并且打包到/../../路径的BOOT.bin文件里。petalinux-package --boot /../../ --fpga --u-boot --fsbl是指定从/../../中的bit流文件并且打包到BOOT.bin文件里。
2026-01-28 11:36:01
686
原创 嵌入式Vivado、Vitis使用软件错题集【自用】
JTAG是用来传输信号的，它的频率可以看做是信号源的频率，而ILA是用来采样信号的，它的频率则是采样信号的频率，根据采样定理，采样频率必须 ≥ 2 × 信号频率，所以JTAG频率不能超过ILA中信号工作时钟频率的一半。Vivado工具自动设置不同器件的IR长度，可能与实际不符。如果将一个时钟同时给两个及以上的MMCM或PLL，那么会导致这个错误发送，并且导致sys_clk无法绑定管脚。可以调整硬件target或者线缆的TCK管脚时钟频率。A.目标硬件可能无法运行在缺省的target频率。
2026-01-28 11:34:08
823
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人