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原创 FPGA 串口SPI（Serial Peripheral Interface，串行外围设备接口）通讯协议，

SPI（Serial Peripheral Interface，串行外围设备接口）通讯协议，是 Motorola 公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于 EEPROM、Flash、RTC（实时时钟）、ADC（数模转换器）、DSP（数字信号处理器）以及数字信号解码器上，是常用的、重要的低速通讯协议之一。

2024-07-15 18:58:55 318

原创 FPGA中通过按键控制异步FIFO 按一下按键 FIFO就读出一个数据

FPGA中通过按键控制异步FIFO 按一下按键 FIFO就读出一个数据

2024-07-10 23:17:29 277

原创 FPGA中关于RAM的伪双端端口的小实验

FPGA中关于RAM的伪双端端口的小实验

2024-07-10 10:23:32 377

原创 FPGA 通过串口将rom中的10个初始数据发送给目标模块tx串口（最简单的数据处理）

FPGA 通过串口将rom中的10个初始数据发送给目标模块tx串口（最简单的数据处理）

2024-07-06 00:12:11 615

原创 FPGA中关于ROM IP核的详细配置过程

FPGA中ROM调IP的详细配置过程，ROM是只读存储器（Read Only Memory）的简称，是一种只能读出事先所存储数据的固态半导体存储器。其特性时一旦存储数据后不可再对所存数据做出任何更改，但是所存储数据不会随着掉电而丢失。

2024-07-05 09:18:44 460

原创 FPGA 按键控制tx串口实现数据自加，就是在开发板上按一下按键，串口发送到电脑端，就能实现数字自加，下面是顶层的代码，按一次按键自加10

FPGA 按键控制tx串口实现数据自加

2024-07-04 09:21:53 719

原创 FPGA，串口通信，always语句块实现tx串口

output tx_done //数据包装完成的信号。input [7:0] data , //数据。if(cnt_clk==delay-1) //传输一个bit到了计数器开始自加。else if(en==1)begin//en拉高表示工作时间（传输数据）//输入的数据寄存起来。if(cnt_clk==delay-1)//传输一位bit的时钟周期。//bit计数器模块。

2024-07-04 00:51:50 752

else if(en==1&&cnt_bit>0&&cnt_bit避免数据交接点的亚稳态现象引起的数据错乱现象。//2-1、需要只知道处理一个bit的时间--->需要一个bit计时器-->cnt_clk(传输一个Bit需要的时钟周期：时间/波特率)if(cnt_clk==delay-1) //传输一个bit到了计数器开始自加。else if(cnt_bit==9&&cnt_clk==delay/2-1)//停止位结束。

2024-07-04 00:47:31 446 1

FPGA 基本语法知识点总结

FPGA（现场可编程门阵列）的基本语法在不同的硬件描述语言（HDL）中有所不同，常见的 HDL 语言包括 VHDL 和 Verilog。FPGA 基本Verilog语法知识点总结里面有时序逻辑电路组合逻辑电路运算符 always语句 assign语句 if_else语句常量（值固定不变）变量（线网类型（wire））（寄存器类型（reg））模块结构 module 模块名（端口定义量）输入端口：关键字input 输出端口：关键字output 位宽：位宽的计算：1.对象主体表示实际存在的事物时，一个实物表示一个位宽 2.对象主体表示虚拟的，不存在的，那么计算位宽用2*n（2的n次方）>=需要存放的个数（在数据传输时，一个bit也需要一个位宽）功能定义 enmodule 适合实训大学生和对FPGA感兴趣的人群，知识点非常清晰思维导图模块化进行记忆这只是对 FPGA 中 Verilog 基本语法的一个非常简要的介绍，实际应用中还有更多复杂的语法结构和规则，需要深入学习和实践。欢迎大家下载查找总结，有缺少的可以指出来，，努力学习FPGA的知识，拓展自己的视野

2024-07-04

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