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RSS订阅原创 2023-秋 时序-32位移位寄存器——难度升级版BUAA集电
在移位操作中，按照前文所描述的移位方法，每个时钟周期只能进行一位的移位操作，当需要移位的位数较多时，就会导致很大的时间浪费。下图中是一个由4个D触发器构成的简单向右移位寄存器，数据从移位寄存器的左端输入，每个触发器的内容在时钟的正跳变沿（上升沿）将数据传到下一个触发器。为了简化设计难度，要求设计一款能够在5个时钟周期完成不大于32次的任意次数的移位操作的32位循环移位寄存器，要求有异步置零、同步置数、左移、右移和保持原状态不变五个模式。data_in[31:0]：数据输入，待移位的32位数据。
2023-10-16 23:41:14
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原创 2023-秋 时序-序列检测BUAA集电
设计一个可以进行序列检测的模块。模块每拍并行输入2bit的数，请实现对(1011001)的序列检测功能。输入数据的顺序为高位2bit先输入，当检测位(val)高电平时开始检测。若检测到该序列，则输出一拍高电平脉冲信号。并且当检测位信号拉低再拉高时，要清除之前的输入重新开始检测。按八位向量存储七位即可，分别检测[7:1]和[6:0]就行。2、Verilog代码。
2023-10-16 23:34:47
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原创 2023秋-时序-分频器BUAA集电
设计一个分频器，输入时钟clk的频率为100MHz，输出一个N分频时钟（N为整数）。输入信号：clk（上升沿采样）, rstn(异步低电平复位)此代码为50%的占空比 ，能够根据参数N实现奇分频或者偶分频。（2）同一敏感列表中不可同时出现同一个信号的上升沿和下降沿。输出信号： clk_out,输出时钟的占空比为50%。2、Verilog代码。（1）不可采用电平触发。
2023-10-16 23:24:13
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原创 verilog根据状态转移表实现电路BUAA集电
某同步时序电路转换表如下，请使用verilog实现此同步时序电路。按照case语句进行编写即可。
2023-10-16 23:02:11
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空空如也
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